JPS62295454A - 半導体論理回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概要〕 本発明は、半導体論理回路装置において、エミッタ層と
ベース層との間に形成された超格子層からなるエミッタ
側ポテンシャル・バリア層ならびにベース層とコレクタ
層との間に形成されたコレクタ側ボテンシ４・ル・バリ
ア層を有してなり、微分負性抵抗特性を持つ記憶能動素
子と、その記憶能動素子のベース・エミッタ間に挿入さ
れた電流源と、同じくその記憶能動素子のベースに選択
的に信号を与える手段を備えてなる構成を有し、ベース
側を制御して前記記憶能動素子における二つの安定状態
の何れか一方を意図した時に選択できるようにし、コレ
クタ側或いはエミッタ側から、その二つの安定状態の何
れか一方に対応する信号を取出すことにより、構成が簡
単で且つ高速の多安定な論理動作を可能であるようにし
たものである。

〔産業上の利用分野〕

本発明は、共鳴トンネリング効果を利用するトランジス
タ（ｒｅｓｏｎａｎｔ−ｔｕｎｎｅｌｉｎｇ　ｔｒａｎ
ｓｉｓｔｏｒ以下ＲＨＥ　Ｔと略す）を記憶能動素子と
する半導体論理回路装置に関する。

〔従来の技術〕

現在まで、多くの種類の意図した時のみ二つの安定状態
の間を遷移させることのできる双安定な半導体論理回路
装置（クロック・パルス端子のあるフリップフロップ）
が実用化されてきたが、その高速化と高集積化に対する
要求は止ることを知らない。然しなから、微細加工にお
ける技術限界、配線容量増大に起因する遅延時間の増大
等が理由となり、前記要求への対応は次第に頭打ちの状
態に成りつつある。これを打開するためには、能動素子
自体を高速化すると共に、新しい機能を持つようにし、
半導体論理回路装置としての機能を損なうことなく、素
子数を低減し且つ高速となるようにしなければならない
。因に、前記のような半導体論理回路装置でも最も簡単
なものの一つであるＤフリップフロップを構成するにも
、最低３個のトランジスタを必要とする。

〔発明が解決しようとする問題点〕

上記のように、今後、双安定或いはさらに多安定な半導
体論理回路装置のあるべき一つの姿として、高速である
ことは勿論のこと、構成素子数を少な（したものが挙げ
られる。然しなから、そのような双安定或いは更に多安
定な半導体論理回路装置が実現されていないのは、それ
を構成するに適した記憶能動素子が存在しないことが原
因になっていると考えられる。そこで本発明は、共鳴ト
ンネリング効果を利用するトランジスタ、例えばＲＨＥ
Ｔを用いることにより、構成が簡単で動作が高速である
多安定半導体論理回路装置を得ようとするものである。

〔問題点を解決するための手段〕

本発明は、エミッタ層とベース層との間に形成された超
格子層からなるエミッタ側ポテンシャル・バリア層なら
びにベース層とコレクタ層との間に形成されたコレクタ
側ポテンシャル・バリア層を有してなり、そのベース・
エミッタ間の電圧−電流特性に微分負性抵抗領域を有す
る記憶能動素子と、該記憶能動素子のベース・エミッタ
間に接続され該記憶能動素子に複数の安定状態をとらせ
るための電流源と、該記憶能動素子の書換え指定時に信
号をそのベースに印加する端子と、該記憶能動素子のコ
レクタ側或いは、エミッタ側からその二つの安定状態の
何れか一方に対応する信号を取出す端子とを備えること
を特徴とする半導体論理回路装置を提供するものである
。

〔作用〕

ＲＨＥＴ等の共鳴トンネリング効果を利用するトランジ
スタは、その動作速度が極めて高速であり、上記のよう
にそのベース・エミッタ間の電圧−電流特性に微分負性
特性をもたせることができる。そのため、ベース側を制
御して前記記憶能動素子における二つの安定状態の何れ
か一方を意図した時に選択できるようにし、コレクタ側
或いはエミッタ側から、その二つの安定状態の何れか一
方に対応する信号を取出すことにより、構成が簡単で且
つ高速の多安定な論理動作が可能となる。

〔実施例〕

先ず、第２図は本発明の実施例に用いたＲ１−ＩＰ。

Ｔを説明するための図であり、（Ａ）は要部切断側面図
（Ｂ）は図（Ａ）に対応させたエネルギ・バンド・ダイ
アダラムをそれぞれ表している。

第２図（Ａ）において、１はｎ＋型ＧａＡｓコレクタ層
、２はＡｊ！　ｙ　Ｇａ１−ｙＡｓコレクタ側ポテンシ
ャル・バリア層、３はｎ＋型ＧａＡｓベース層、４は超
格子層、５はｎ＋型ＧａＡｓエミッタ層、６はエミッタ
電極、７はベース電極、８はコレクタ電極をそれぞれ示
している。また、第２図（Ｂ）において、Ｅｃは伝導帯
の底、ＥＦはフェルミ・レベル、Ｅにはサブ・ハンドの
エネルギ・レベルをそれぞれ示している。なお、超格子
Ｎ４は＾βｘＧａｌ−）／Ｉｓバリア層４ＡとＧａＡｓ
ウェル１ｒｔ４Ｂとから成っていて、図示例では二つの
バリア層と一つのウェル層で構成されているが、必要で
あれば複数のウェル層およびそれを形成するためのバリ
ア層を用いてもよい。

第３図（Ａ）から（Ｄ）はＲＨＥＴの動作原理を説明す
る為のエネルギ・バンド・ダイアグラムを表し、第２図
において用いた記号を同一記号は同部分を示すか同じ意
味を持つように用いている。

第３図において、Ｅにはウェル層４Ｂ内に生成されるサ
ブ・バンドのエネルギ・レベル、ｑはキャリア（電子）
の電荷量、φＣはコレクタ側ポテンシャル・バリア層２
とベース層３との間における伝導帯底不連続値（ｃｏｎ
ｄｕｃｔｉｏｎ　ｂａｎｃｌ　　ｄｉｓｃｏｎｔｉｎｕ
ｉｔｙ）　、ＶＢＥはベース・エネルギ間電圧をそれぞ
れ示している。

第３図（Ａ）はベース・エネルギ間電圧ＶＢＥが０か或
いはＯに近い場合に於けるエネルギ・ハンド・ダイアグ
ラムである。図示の状態では、コレクタ・エミッタ層に
電圧ＶＣＲが印加されているが、ベース・エミッタ間電
圧１，６ｉＶＢＥが殆ど０であるので、エミッタ層５に
於けるエネルギ・レベルがウェル層４Ｂに於けるサブ・
バンドのエネルギ・レベルＥｘと相違しているため、エ
ミッタ層５に於ける電子は超格子層４をトンネリングし
てベース層３に抜けることは不可能であり、したがって
、ＲＨＥＴには電流が流れていない。

第３図（Ｂ）はベース・エミッタ間電圧ＶＢＥが２Ｅ　
ｘ　／　Ｑに殆ど等しい場合に於けるエネルギ・バンド
・ダイアグラムである。図示の状態では、エミッタ層５
に於けるエネルギ・レベルがウェル層４Ｂに於番ノるサ
ブ・バンドのエネルギ・レベルＥｘと整合するため、エ
ミッタ層５に於ける電子は共鳴トンネリング効果で超格
子Ｎ４を抜けてベース層３に注入され、そこでポテンシ
ャル・エネルギ（＃２Ｅに）が運動エネルギに変換され
るので、電子は所謂ホットな状態となり、ベースＮ３を
パリスティックに通過してコレクタ層１に到達するもの
である。

しかしながら、コレクタ・バリアの高さを２Ｅにより大
きく採っておくと、電子は殆どがコレクタ・バリアによ
って遮られて、コレクタ電流とならずベース電流となる
。

第３図（Ｃ）はベース・エミッタ間電圧ＶＢＥが２　Ｅ
　ｘ　／　ｑより大きい場合に於けるエネルギ・バンド
・ダイアグラムである。図示の状態では、エミッタ層５
に於けるエネルギ・レベルがウェル層４Ｂに於けるサブ
・バンドのエネルギ・レベルＥＸより高くなってしまう
ので共鳴トンネリング効果は発生せず、再びエミッタ層
５からベース層３に抜ける電子はなくなって電流は低減
される。

第３図（Ｄ）はベース・エミッタ間電圧ＶＢＥが２Ｅｘ
／Ｑよりかなり大きい場合に於けるエネルギ・バンド・
ダイアグラムである。図示の状態では、二つのバリアＮ
４Ａのうち、ベース層３に近い側バリア層４Ａはエミッ
タ層のエネルギ・レベルに比べて、低くなっているので
、電子はエミッタ層５に近い側のバリア層４Ａを直接ト
ンネリングする。しかも、この時の電子はコレクタ・バ
リアを越えるのに充分なエネルギを持つので、コレフタ
・バリアを越えて、コレクタ層１に到達する。

第４図は前記で説明したようなＲＨＥＴにおけるベース
・エミッタ間電圧ＶＢＥ）ンネリングベース電流ＩＢお
よび、コレクタ電流Ｉｃとの関係を説明する線図である
。図では、横軸にベース・エミッタ間電圧を、縦軸には
、ベース電流ＩＢおよび、コレクタ電流Ｉｃをそれぞれ
採っである。図から明らかなように、ＲＨＥＴに於ける
ＶＢＥ対ｌＢの関係において、所謂、共鳴トンネリング
効果に依る微分負性抵抗領域が存在している。したがっ
て、この特性を利用すれば、ＲＨＥ　Ｔを記憶能動素子
として動作させることが可能である。

第１図（Ａ）は本発明に於ける半導体論理回路装置の原
理を説明するための要部回路図を、第１図（Ｂ）は第１
図（Ａ）の半導体論理回路装置を表す論理記号を表して
いる。図において、ＱＲはＲＨＥＴである記憶能動素子
、ＱＳはスイッチング素子、ＲＬは負性抵抗、ＲＢは電
流源抵抗、Ｄは入力端子、Ｑは出力端子、Ｔはクロック
端子、Ｖ　ｃｃｌおよびＶ　ｃｃ２は正側電流源レベル
をそれぞれ示している。

図示のように、記憶能動素子ＱＲのベースに電流源抵抗
ＲＢを介して、正側電流源レベルＶ　ＣＣＩを供給する
電源に接続するとベース・エミッタ間には一種の定電流
源が挿入されたことと等価になり、その際のベース・エ
ミッタ間電圧■口Ｅとベース電流ＴＢとの関係は第５図
（Ａ）に見られる通りである。図では、横軸にベース・
エミッタ間電圧ＶＢＥを、縦軸には、ベース電流ＩＢを
採ってあり、ＣＬは特性線、ＬＬスイッチング素子ＱＳ
がＯＦＦの状態の時の負荷線、ＬＬｌｌはスイッチング
素子ＱＳがＯＮ状態で且つ入力が高いレベルの時の負荷
線、Ｌ　Ｌ　Ｌはスイッチング素子ＱＳがＯＮ状態で且
つ入力が低いレベルの時の負荷線、Ａ、Ｂ、ＣおよびＤ
は安定点をそれぞれ示している。

スイッチング素子ＱＳがＯＦＦ状態（ＬＬ）の時は、図
から明らかであるが、記憶能動素子ＱＲは安定点Ａおよ
びＢに見られるように二つの安定状態を維持することが
できる。

スイッチング素子ＱＳがＯＦＦ状態（Ｌ　Ｌ）からＯＮ
状態、そして再びＯＦＦ状態と遷移すると、入力が高い
レベル（ＬＬｌｌ）の時には、安定点はＡもしくはＢか
らＣを経てＢへ遷移する。入力が低いレベル（Ｌｌ、、
Ｌ）の時には、安定点はＡもしくはＢからＤを経てＡへ
遷移する。

以上のように、スイッチング素子ＱＳにより記憶能動素
子ＱＲは二つの安定点ＡおよびＢに見られるように二つ
の安定状態の何れか一方から他方へ遷移させることがで
きる。

第５図（Ｂ）はベース・エミッタ間電圧ＶＢＥとコレク
タ電流Ｔｃとの関係を示したものである。

図では、１１Ｉ軸にベース・エミッタ間電圧ＶＢＩＥを
第５図（Ａ＞と同じスケールで、縦軸には、コレクタ電
流ＩＣを採っである。点ＥおよびＦはそれぞれ第５図（
Ａ）における安定点ＡおよびＢに対応した点である。安
定点Ｂに於いては、コレクタ電流〔図（Ｂ）のＦに対応
する〕は多く流れているために、負荷抵抗ＲＬにより記
憶能動素子ＱＲのコレクタレベルは低くなり、安定点Ａ
に於いては、コレクタ電流〔図（Ｂ）のＥに対応する〕
は少ししか流れていないため、コレクタのレベルは高く
なる。

以上のように、スイッチング素子ＱＳをＯＮさせた時の
み二つの安定状態の何れか一方から、他方に遷移させる
ことができる双安定な論理回路が実現できる。

第６図（Ａ）は本発明に依る双安定な半導体論理回路装
置を用いて構成した、ダイナミック分周回路、第６図（
Ｂ）は本発明に依る双安定な半導体論理回路装置を用い
て構成した、スタティック分周回路の原理を説明するた
めの要部回路図である。ＤＦは前記半導体論理回路装置
であり、■はインバータ回路、ＩＮは入力、ＯＵＴは出
力である。

第７図は第６図に示されているスタティック分周回路の
入力ＩＮ、出力ＯＵＴ、接続点Ｎ６、ないしＮ３に於け
る電位のタイミング・チャートを示している。

図から明らかなように、入力信号ＩＮに対して、出力信
号ＯＵＴの周波数が半分になっていることが分る。以上
の実施例の構成によると、記憶能動素子であるＲ　Ｉｔ
　Ｅ　Ｔにおいて発生する共鳴トンネリング効果はその
ベースの二つの安定状態を現出させることが可能であり
、この二つの安定状態をベース側からの信号で任意に遷
移させることができ、その安定状態に対応する信号をコ
レクタ側或いはエミッタ側から取出すことができる。そ
して、これを利用して意図した時のみ（ＣＰまたはＴに
タイミング信号を印加した時のみ）状態を遷移させるこ
とができる、双安定な半導体論理回路装置を構成する。

そして、本発明に係る半導体論理回路装置は、従来、最
低３個のトランジスタが必要であったものが、２個のト
ランジスタを用いるのみで実現できる。しかも、その動
作は安定である。さらに、前記半導体論理回路装置一つ
でダイナミック分周器を、また、前記半導体論理回路装
置を二つとインバータを二つ用いることで、低周波から
超高周波まで動くスタティックな分周器を容易に構成す
ることができる。

以下に、本発明の実施例をより具体的に半導体論理回路
装置を構成する諸要素に対して、次のような定数を与え
て論理動作をさせ、接続点Ｎからプローブで出力を取出
して観測した結果を示す。

ＲＢ　：　１．５　　（ＫΩ〕 ＲＬ：１０（ＫΩ〕 Ｖｃｃｌ　：　１　　（Ｖ） Ｖｃｃ２　：　１　　（Ｖ） この半導体論理回路装置の動作、即ち、入力端子Ｄ、出
力端子Ｑ、クロック端子ＣＰに於ける電位のタイミング
・チャートにして示すと第８図に見られる通りであり、
該図では第１図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。

図示の電位波形から、記憶能動素子ＱＲが間違いな（意
図した時に状態を遷移させることのできる双安定な論理
動作をしていることが看取される。

なお、以上の実施例においては、量子井戸の準位が一つ
の場合を示したが、量子井戸の準位が二つ以上で、微分
負性抵抗領域が二つ以上出現する記憶能動素子を用いる
場合には、安定点が三つ以上となり、それに対応して三
つ以上のコレクタ電流値を検出することが可能となる。

また、上記実施例においては、第１図（Ａ）に示すよう
に記憶能動素子のベース側にトランスファーゲートのト
ランジスタＱＳを挿入し、そのゲートにタイミング信号
を印加した時、記憶能動素子のベースにＤの入力信号が
印加され記憶能動素子の内容が書き換えられる例で説明
したが、トランジスタＱＳを設ずに直接入力信号りを記
憶能動素子のベースに接続してＤの入力信号自体が意図
した書換えタイミングで印加されるようにしてもよい。

また、本発明に通用される記憶能動素子は、量子井戸を
複数備える構造でも良く、また、コレクタ・バリアをヘ
テロ接合で構成する例を示したが、ＰＮ接合バリアで構
成しても良い。また、本発明に適用する記憶能動素子と
して、電子が共鳴ｌ−ソネリングする素子を示したが、
正孔が共鳴トンネリングする素子を用いることもできる
。

〔発明の効果〕

以上のように、本発明に依る半導体論理回路装置では、
エミッタ層とベース層との間に形成された超格子からな
るエミッタ側ポテンシャル・バリア層ならびにベース層
とコレクタ層を有してなる記憶能動素子と、該記憶能動
素子のベースに二つの安定状態をとらせるためにベース
・エミ・ツタ間に接続された電流源、前記記憶能動素子
のベースに選択的に信号を与えて前記二つの安定状態の
何れか一方から他方へ意図した時に遷移させるための手
段とを備えた構造になっている。

この構造によると、ＲＨＥ　Ｔである記憶能動素子に於
いては、共鳴トンネリング効果に依って、ベースに二つ
の安定状態を実現させることができ、そして、この二つ
の安定状態はベース側からの信号で任意に遷移させるこ
とが可能であるため、僅か２個の能動素子を用いること
によって、意図した時に状態を遷移させることができる
双安定な論理動作が可能となり、半導体論理回路装置の
高集積化ならびに高速化に有利である。

【図面の簡単な説明】

第１図（Ａ）、　　（Ｂ）はそれぞれ本発明に依る双安
定な半導体論理回路装置の原理を説明するための回路図
および論理回路図、第２図（Δ）、（Ｂ）はそれぞれＲ
ＨＥＴを説明するための要部切断断面図およびエネルギ
・バンド・ダイアグラム、第３図（Ａ）ないしくＤ）は
ＲＨＥＴの動作原理を説明するためのエネルギ・バンド
・ダイアグラム、第４図はベース・エミッタ間電圧ＶＢ
Ｅとベース電流ＩＢおよびコレクタ電流Ｉｃとの関係を
示す図、第５図（Ａ）および（Ｂ）はそれぞれ第４図に
対応する記憶能動素子の状態遷移動作を説明するための
ベース・エミッタ間電圧ＶＢＥとベース電流ＩＢの関係
を示す図およびコレクタ電流Ｉｃとの関係を示す図、第
６図（Ａ）および（Ｂ）はそれぞれ本発明に依る半導体
論理回路装置を用いた分周器を説明するための要部回路
図、第７図は第６図（Ｂ）のスタティンク分周器の動作
を説明するためのタイミング・チャート、第８図は本発
明に依る半導体論理回路装置の動作を示すタイミング・
チャー１・である。 １−　ｎ＋型ＧａＡｓコレクタ層、２−ＡＪ　ｙ　Ｇａ
ｐ−ｙＡｓコレクタ側ポテンシャル・バリア層、３−ｎ
＋型ＧａＡｓベース層、４−超格子層、’５−、　ｎ＋
型ＧａＡｓエミッタ層、６−エミソタ電極、７−ベース
電極、８−コレクタ電極、Ｑ　Ｒ−ＲＨＥ　Ｔである記
憶能動素子、Ｑ　Ｓ−スイッチング素子、ＲＬ−負性抵
抗、ＲＢ−電流源抵抗、Ｄ−入力端子、Ｑ−出力端子、
Ｔ−クロック端子、ｖｃｃｌおよびＶ　ｃｃ２−正側電
流源レベル

Claims (1)

1. 【特許請求の範囲】 エミッタ層とベース層との間に形成された超格子層から
   なるエミッタ側ポテンシャル・バリア層ならびにベース
   層とコレクタ層との間に形成されたコレクタ側ポテンシ
   ャル・バリア層を有してなり、そのベース・エミッタ間
   の電圧−電流特性に微分負性抵抗領域を有する記憶能動
   素子と、該記憶能動素子のベース・エミッタ間に接続さ
   れ該記憶能動素子に複数の安定状態をとらせるための電
   流源と、 該記憶能動素子の書換え指定時に信号をそのベースに印
   加する端子と、 該記憶能動素子のコレクタ側或いは、エミッタ側からそ
   の二つの安定状態の何れか一方に対応する信号を取出す
   端子とを備えることを特徴とする半導体論理回路装置。