JPS62295454A - 半導体論理回路装置 - Google Patents
半導体論理回路装置Info
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- JPS62295454A JPS62295454A JP13863186A JP13863186A JPS62295454A JP S62295454 A JPS62295454 A JP S62295454A JP 13863186 A JP13863186 A JP 13863186A JP 13863186 A JP13863186 A JP 13863186A JP S62295454 A JPS62295454 A JP S62295454A
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000005036 potential barrier Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 16
- 230000004888 barrier function Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 10
- 230000005641 tunneling Effects 0.000 description 10
- 230000007704 transition Effects 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 230000003068 static effect Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005381 potential energy Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/36—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of semiconductors, not otherwise provided for
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- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔概要〕
本発明は、半導体論理回路装置において、エミッタ層と
ベース層との間に形成された超格子層からなるエミッタ
側ポテンシャル・バリア層ならびにベース層とコレクタ
層との間に形成されたコレクタ側ボテンシ4・ル・バリ
ア層を有してなり、微分負性抵抗特性を持つ記憶能動素
子と、その記憶能動素子のベース・エミッタ間に挿入さ
れた電流源と、同じくその記憶能動素子のベースに選択
的に信号を与える手段を備えてなる構成を有し、ベース
側を制御して前記記憶能動素子における二つの安定状態
の何れか一方を意図した時に選択できるようにし、コレ
クタ側或いはエミッタ側から、その二つの安定状態の何
れか一方に対応する信号を取出すことにより、構成が簡
単で且つ高速の多安定な論理動作を可能であるようにし
たものである。
ベース層との間に形成された超格子層からなるエミッタ
側ポテンシャル・バリア層ならびにベース層とコレクタ
層との間に形成されたコレクタ側ボテンシ4・ル・バリ
ア層を有してなり、微分負性抵抗特性を持つ記憶能動素
子と、その記憶能動素子のベース・エミッタ間に挿入さ
れた電流源と、同じくその記憶能動素子のベースに選択
的に信号を与える手段を備えてなる構成を有し、ベース
側を制御して前記記憶能動素子における二つの安定状態
の何れか一方を意図した時に選択できるようにし、コレ
クタ側或いはエミッタ側から、その二つの安定状態の何
れか一方に対応する信号を取出すことにより、構成が簡
単で且つ高速の多安定な論理動作を可能であるようにし
たものである。
本発明は、共鳴トンネリング効果を利用するトランジス
タ(resonant−tunneling tran
sistor以下RHE Tと略す)を記憶能動素子と
する半導体論理回路装置に関する。
タ(resonant−tunneling tran
sistor以下RHE Tと略す)を記憶能動素子と
する半導体論理回路装置に関する。
現在まで、多くの種類の意図した時のみ二つの安定状態
の間を遷移させることのできる双安定な半導体論理回路
装置(クロック・パルス端子のあるフリップフロップ)
が実用化されてきたが、その高速化と高集積化に対する
要求は止ることを知らない。然しなから、微細加工にお
ける技術限界、配線容量増大に起因する遅延時間の増大
等が理由となり、前記要求への対応は次第に頭打ちの状
態に成りつつある。これを打開するためには、能動素子
自体を高速化すると共に、新しい機能を持つようにし、
半導体論理回路装置としての機能を損なうことなく、素
子数を低減し且つ高速となるようにしなければならない
。因に、前記のような半導体論理回路装置でも最も簡単
なものの一つであるDフリップフロップを構成するにも
、最低3個のトランジスタを必要とする。
の間を遷移させることのできる双安定な半導体論理回路
装置(クロック・パルス端子のあるフリップフロップ)
が実用化されてきたが、その高速化と高集積化に対する
要求は止ることを知らない。然しなから、微細加工にお
ける技術限界、配線容量増大に起因する遅延時間の増大
等が理由となり、前記要求への対応は次第に頭打ちの状
態に成りつつある。これを打開するためには、能動素子
自体を高速化すると共に、新しい機能を持つようにし、
半導体論理回路装置としての機能を損なうことなく、素
子数を低減し且つ高速となるようにしなければならない
。因に、前記のような半導体論理回路装置でも最も簡単
なものの一つであるDフリップフロップを構成するにも
、最低3個のトランジスタを必要とする。
上記のように、今後、双安定或いはさらに多安定な半導
体論理回路装置のあるべき一つの姿として、高速である
ことは勿論のこと、構成素子数を少な(したものが挙げ
られる。然しなから、そのような双安定或いは更に多安
定な半導体論理回路装置が実現されていないのは、それ
を構成するに適した記憶能動素子が存在しないことが原
因になっていると考えられる。そこで本発明は、共鳴ト
ンネリング効果を利用するトランジスタ、例えばRHE
Tを用いることにより、構成が簡単で動作が高速である
多安定半導体論理回路装置を得ようとするものである。
体論理回路装置のあるべき一つの姿として、高速である
ことは勿論のこと、構成素子数を少な(したものが挙げ
られる。然しなから、そのような双安定或いは更に多安
定な半導体論理回路装置が実現されていないのは、それ
を構成するに適した記憶能動素子が存在しないことが原
因になっていると考えられる。そこで本発明は、共鳴ト
ンネリング効果を利用するトランジスタ、例えばRHE
Tを用いることにより、構成が簡単で動作が高速である
多安定半導体論理回路装置を得ようとするものである。
本発明は、エミッタ層とベース層との間に形成された超
格子層からなるエミッタ側ポテンシャル・バリア層なら
びにベース層とコレクタ層との間に形成されたコレクタ
側ポテンシャル・バリア層を有してなり、そのベース・
エミッタ間の電圧−電流特性に微分負性抵抗領域を有す
る記憶能動素子と、該記憶能動素子のベース・エミッタ
間に接続され該記憶能動素子に複数の安定状態をとらせ
るための電流源と、該記憶能動素子の書換え指定時に信
号をそのベースに印加する端子と、該記憶能動素子のコ
レクタ側或いは、エミッタ側からその二つの安定状態の
何れか一方に対応する信号を取出す端子とを備えること
を特徴とする半導体論理回路装置を提供するものである
。
格子層からなるエミッタ側ポテンシャル・バリア層なら
びにベース層とコレクタ層との間に形成されたコレクタ
側ポテンシャル・バリア層を有してなり、そのベース・
エミッタ間の電圧−電流特性に微分負性抵抗領域を有す
る記憶能動素子と、該記憶能動素子のベース・エミッタ
間に接続され該記憶能動素子に複数の安定状態をとらせ
るための電流源と、該記憶能動素子の書換え指定時に信
号をそのベースに印加する端子と、該記憶能動素子のコ
レクタ側或いは、エミッタ側からその二つの安定状態の
何れか一方に対応する信号を取出す端子とを備えること
を特徴とする半導体論理回路装置を提供するものである
。
RHET等の共鳴トンネリング効果を利用するトランジ
スタは、その動作速度が極めて高速であり、上記のよう
にそのベース・エミッタ間の電圧−電流特性に微分負性
特性をもたせることができる。そのため、ベース側を制
御して前記記憶能動素子における二つの安定状態の何れ
か一方を意図した時に選択できるようにし、コレクタ側
或いはエミッタ側から、その二つの安定状態の何れか一
方に対応する信号を取出すことにより、構成が簡単で且
つ高速の多安定な論理動作が可能となる。
スタは、その動作速度が極めて高速であり、上記のよう
にそのベース・エミッタ間の電圧−電流特性に微分負性
特性をもたせることができる。そのため、ベース側を制
御して前記記憶能動素子における二つの安定状態の何れ
か一方を意図した時に選択できるようにし、コレクタ側
或いはエミッタ側から、その二つの安定状態の何れか一
方に対応する信号を取出すことにより、構成が簡単で且
つ高速の多安定な論理動作が可能となる。
先ず、第2図は本発明の実施例に用いたR1−IP。
Tを説明するための図であり、(A)は要部切断側面図
(B)は図(A)に対応させたエネルギ・バンド・ダイ
アダラムをそれぞれ表している。
(B)は図(A)に対応させたエネルギ・バンド・ダイ
アダラムをそれぞれ表している。
第2図(A)において、1はn+型GaAsコレクタ層
、2はAj! y Ga1−yAsコレクタ側ポテンシ
ャル・バリア層、3はn+型GaAsベース層、4は超
格子層、5はn+型GaAsエミッタ層、6はエミッタ
電極、7はベース電極、8はコレクタ電極をそれぞれ示
している。また、第2図(B)において、Ecは伝導帯
の底、EFはフェルミ・レベル、Eにはサブ・ハンドの
エネルギ・レベルをそれぞれ示している。なお、超格子
N4は^βxGal−)/Isバリア層4AとGaAs
ウェル1rt4Bとから成っていて、図示例では二つの
バリア層と一つのウェル層で構成されているが、必要で
あれば複数のウェル層およびそれを形成するためのバリ
ア層を用いてもよい。
、2はAj! y Ga1−yAsコレクタ側ポテンシ
ャル・バリア層、3はn+型GaAsベース層、4は超
格子層、5はn+型GaAsエミッタ層、6はエミッタ
電極、7はベース電極、8はコレクタ電極をそれぞれ示
している。また、第2図(B)において、Ecは伝導帯
の底、EFはフェルミ・レベル、Eにはサブ・ハンドの
エネルギ・レベルをそれぞれ示している。なお、超格子
N4は^βxGal−)/Isバリア層4AとGaAs
ウェル1rt4Bとから成っていて、図示例では二つの
バリア層と一つのウェル層で構成されているが、必要で
あれば複数のウェル層およびそれを形成するためのバリ
ア層を用いてもよい。
第3図(A)から(D)はRHETの動作原理を説明す
る為のエネルギ・バンド・ダイアグラムを表し、第2図
において用いた記号を同一記号は同部分を示すか同じ意
味を持つように用いている。
る為のエネルギ・バンド・ダイアグラムを表し、第2図
において用いた記号を同一記号は同部分を示すか同じ意
味を持つように用いている。
第3図において、Eにはウェル層4B内に生成されるサ
ブ・バンドのエネルギ・レベル、qはキャリア(電子)
の電荷量、φCはコレクタ側ポテンシャル・バリア層2
とベース層3との間における伝導帯底不連続値(con
duction bancl discontinu
ity) 、VBEはベース・エネルギ間電圧をそれぞ
れ示している。
ブ・バンドのエネルギ・レベル、qはキャリア(電子)
の電荷量、φCはコレクタ側ポテンシャル・バリア層2
とベース層3との間における伝導帯底不連続値(con
duction bancl discontinu
ity) 、VBEはベース・エネルギ間電圧をそれぞ
れ示している。
第3図(A)はベース・エネルギ間電圧VBEが0か或
いはOに近い場合に於けるエネルギ・ハンド・ダイアグ
ラムである。図示の状態では、コレクタ・エミッタ層に
電圧VCRが印加されているが、ベース・エミッタ間電
圧1,6iVBEが殆ど0であるので、エミッタ層5に
於けるエネルギ・レベルがウェル層4Bに於けるサブ・
バンドのエネルギ・レベルExと相違しているため、エ
ミッタ層5に於ける電子は超格子層4をトンネリングし
てベース層3に抜けることは不可能であり、したがって
、RHETには電流が流れていない。
いはOに近い場合に於けるエネルギ・ハンド・ダイアグ
ラムである。図示の状態では、コレクタ・エミッタ層に
電圧VCRが印加されているが、ベース・エミッタ間電
圧1,6iVBEが殆ど0であるので、エミッタ層5に
於けるエネルギ・レベルがウェル層4Bに於けるサブ・
バンドのエネルギ・レベルExと相違しているため、エ
ミッタ層5に於ける電子は超格子層4をトンネリングし
てベース層3に抜けることは不可能であり、したがって
、RHETには電流が流れていない。
第3図(B)はベース・エミッタ間電圧VBEが2E
x / Qに殆ど等しい場合に於けるエネルギ・バンド
・ダイアグラムである。図示の状態では、エミッタ層5
に於けるエネルギ・レベルがウェル層4Bに於番ノるサ
ブ・バンドのエネルギ・レベルExと整合するため、エ
ミッタ層5に於ける電子は共鳴トンネリング効果で超格
子N4を抜けてベース層3に注入され、そこでポテンシ
ャル・エネルギ(#2Eに)が運動エネルギに変換され
るので、電子は所謂ホットな状態となり、ベースN3を
パリスティックに通過してコレクタ層1に到達するもの
である。
x / Qに殆ど等しい場合に於けるエネルギ・バンド
・ダイアグラムである。図示の状態では、エミッタ層5
に於けるエネルギ・レベルがウェル層4Bに於番ノるサ
ブ・バンドのエネルギ・レベルExと整合するため、エ
ミッタ層5に於ける電子は共鳴トンネリング効果で超格
子N4を抜けてベース層3に注入され、そこでポテンシ
ャル・エネルギ(#2Eに)が運動エネルギに変換され
るので、電子は所謂ホットな状態となり、ベースN3を
パリスティックに通過してコレクタ層1に到達するもの
である。
しかしながら、コレクタ・バリアの高さを2Eにより大
きく採っておくと、電子は殆どがコレクタ・バリアによ
って遮られて、コレクタ電流とならずベース電流となる
。
きく採っておくと、電子は殆どがコレクタ・バリアによ
って遮られて、コレクタ電流とならずベース電流となる
。
第3図(C)はベース・エミッタ間電圧VBEが2 E
x / qより大きい場合に於けるエネルギ・バンド
・ダイアグラムである。図示の状態では、エミッタ層5
に於けるエネルギ・レベルがウェル層4Bに於けるサブ
・バンドのエネルギ・レベルEXより高くなってしまう
ので共鳴トンネリング効果は発生せず、再びエミッタ層
5からベース層3に抜ける電子はなくなって電流は低減
される。
x / qより大きい場合に於けるエネルギ・バンド
・ダイアグラムである。図示の状態では、エミッタ層5
に於けるエネルギ・レベルがウェル層4Bに於けるサブ
・バンドのエネルギ・レベルEXより高くなってしまう
ので共鳴トンネリング効果は発生せず、再びエミッタ層
5からベース層3に抜ける電子はなくなって電流は低減
される。
第3図(D)はベース・エミッタ間電圧VBEが2Ex
/Qよりかなり大きい場合に於けるエネルギ・バンド・
ダイアグラムである。図示の状態では、二つのバリアN
4Aのうち、ベース層3に近い側バリア層4Aはエミッ
タ層のエネルギ・レベルに比べて、低くなっているので
、電子はエミッタ層5に近い側のバリア層4Aを直接ト
ンネリングする。しかも、この時の電子はコレクタ・バ
リアを越えるのに充分なエネルギを持つので、コレフタ
・バリアを越えて、コレクタ層1に到達する。
/Qよりかなり大きい場合に於けるエネルギ・バンド・
ダイアグラムである。図示の状態では、二つのバリアN
4Aのうち、ベース層3に近い側バリア層4Aはエミッ
タ層のエネルギ・レベルに比べて、低くなっているので
、電子はエミッタ層5に近い側のバリア層4Aを直接ト
ンネリングする。しかも、この時の電子はコレクタ・バ
リアを越えるのに充分なエネルギを持つので、コレフタ
・バリアを越えて、コレクタ層1に到達する。
第4図は前記で説明したようなRHETにおけるベース
・エミッタ間電圧VBE)ンネリングベース電流IBお
よび、コレクタ電流Icとの関係を説明する線図である
。図では、横軸にベース・エミッタ間電圧を、縦軸には
、ベース電流IBおよび、コレクタ電流Icをそれぞれ
採っである。図から明らかなように、RHETに於ける
VBE対lBの関係において、所謂、共鳴トンネリング
効果に依る微分負性抵抗領域が存在している。したがっ
て、この特性を利用すれば、RHE Tを記憶能動素子
として動作させることが可能である。
・エミッタ間電圧VBE)ンネリングベース電流IBお
よび、コレクタ電流Icとの関係を説明する線図である
。図では、横軸にベース・エミッタ間電圧を、縦軸には
、ベース電流IBおよび、コレクタ電流Icをそれぞれ
採っである。図から明らかなように、RHETに於ける
VBE対lBの関係において、所謂、共鳴トンネリング
効果に依る微分負性抵抗領域が存在している。したがっ
て、この特性を利用すれば、RHE Tを記憶能動素子
として動作させることが可能である。
第1図(A)は本発明に於ける半導体論理回路装置の原
理を説明するための要部回路図を、第1図(B)は第1
図(A)の半導体論理回路装置を表す論理記号を表して
いる。図において、QRはRHETである記憶能動素子
、QSはスイッチング素子、RLは負性抵抗、RBは電
流源抵抗、Dは入力端子、Qは出力端子、Tはクロック
端子、V cclおよびV cc2は正側電流源レベル
をそれぞれ示している。
理を説明するための要部回路図を、第1図(B)は第1
図(A)の半導体論理回路装置を表す論理記号を表して
いる。図において、QRはRHETである記憶能動素子
、QSはスイッチング素子、RLは負性抵抗、RBは電
流源抵抗、Dは入力端子、Qは出力端子、Tはクロック
端子、V cclおよびV cc2は正側電流源レベル
をそれぞれ示している。
図示のように、記憶能動素子QRのベースに電流源抵抗
RBを介して、正側電流源レベルV CCIを供給する
電源に接続するとベース・エミッタ間には一種の定電流
源が挿入されたことと等価になり、その際のベース・エ
ミッタ間電圧■口Eとベース電流TBとの関係は第5図
(A)に見られる通りである。図では、横軸にベース・
エミッタ間電圧VBEを、縦軸には、ベース電流IBを
採ってあり、CLは特性線、LLスイッチング素子QS
がOFFの状態の時の負荷線、LLllはスイッチング
素子QSがON状態で且つ入力が高いレベルの時の負荷
線、L L Lはスイッチング素子QSがON状態で且
つ入力が低いレベルの時の負荷線、A、B、CおよびD
は安定点をそれぞれ示している。
RBを介して、正側電流源レベルV CCIを供給する
電源に接続するとベース・エミッタ間には一種の定電流
源が挿入されたことと等価になり、その際のベース・エ
ミッタ間電圧■口Eとベース電流TBとの関係は第5図
(A)に見られる通りである。図では、横軸にベース・
エミッタ間電圧VBEを、縦軸には、ベース電流IBを
採ってあり、CLは特性線、LLスイッチング素子QS
がOFFの状態の時の負荷線、LLllはスイッチング
素子QSがON状態で且つ入力が高いレベルの時の負荷
線、L L Lはスイッチング素子QSがON状態で且
つ入力が低いレベルの時の負荷線、A、B、CおよびD
は安定点をそれぞれ示している。
スイッチング素子QSがOFF状態(LL)の時は、図
から明らかであるが、記憶能動素子QRは安定点Aおよ
びBに見られるように二つの安定状態を維持することが
できる。
から明らかであるが、記憶能動素子QRは安定点Aおよ
びBに見られるように二つの安定状態を維持することが
できる。
スイッチング素子QSがOFF状態(L L)からON
状態、そして再びOFF状態と遷移すると、入力が高い
レベル(LLll)の時には、安定点はAもしくはBか
らCを経てBへ遷移する。入力が低いレベル(Ll、、
L)の時には、安定点はAもしくはBからDを経てAへ
遷移する。
状態、そして再びOFF状態と遷移すると、入力が高い
レベル(LLll)の時には、安定点はAもしくはBか
らCを経てBへ遷移する。入力が低いレベル(Ll、、
L)の時には、安定点はAもしくはBからDを経てAへ
遷移する。
以上のように、スイッチング素子QSにより記憶能動素
子QRは二つの安定点AおよびBに見られるように二つ
の安定状態の何れか一方から他方へ遷移させることがで
きる。
子QRは二つの安定点AおよびBに見られるように二つ
の安定状態の何れか一方から他方へ遷移させることがで
きる。
第5図(B)はベース・エミッタ間電圧VBEとコレク
タ電流Tcとの関係を示したものである。
タ電流Tcとの関係を示したものである。
図では、11I軸にベース・エミッタ間電圧VBIEを
第5図(A>と同じスケールで、縦軸には、コレクタ電
流ICを採っである。点EおよびFはそれぞれ第5図(
A)における安定点AおよびBに対応した点である。安
定点Bに於いては、コレクタ電流〔図(B)のFに対応
する〕は多く流れているために、負荷抵抗RLにより記
憶能動素子QRのコレクタレベルは低くなり、安定点A
に於いては、コレクタ電流〔図(B)のEに対応する〕
は少ししか流れていないため、コレクタのレベルは高く
なる。
第5図(A>と同じスケールで、縦軸には、コレクタ電
流ICを採っである。点EおよびFはそれぞれ第5図(
A)における安定点AおよびBに対応した点である。安
定点Bに於いては、コレクタ電流〔図(B)のFに対応
する〕は多く流れているために、負荷抵抗RLにより記
憶能動素子QRのコレクタレベルは低くなり、安定点A
に於いては、コレクタ電流〔図(B)のEに対応する〕
は少ししか流れていないため、コレクタのレベルは高く
なる。
以上のように、スイッチング素子QSをONさせた時の
み二つの安定状態の何れか一方から、他方に遷移させる
ことができる双安定な論理回路が実現できる。
み二つの安定状態の何れか一方から、他方に遷移させる
ことができる双安定な論理回路が実現できる。
第6図(A)は本発明に依る双安定な半導体論理回路装
置を用いて構成した、ダイナミック分周回路、第6図(
B)は本発明に依る双安定な半導体論理回路装置を用い
て構成した、スタティック分周回路の原理を説明するた
めの要部回路図である。DFは前記半導体論理回路装置
であり、■はインバータ回路、INは入力、OUTは出
力である。
置を用いて構成した、ダイナミック分周回路、第6図(
B)は本発明に依る双安定な半導体論理回路装置を用い
て構成した、スタティック分周回路の原理を説明するた
めの要部回路図である。DFは前記半導体論理回路装置
であり、■はインバータ回路、INは入力、OUTは出
力である。
第7図は第6図に示されているスタティック分周回路の
入力IN、出力OUT、接続点N6、ないしN3に於け
る電位のタイミング・チャートを示している。
入力IN、出力OUT、接続点N6、ないしN3に於け
る電位のタイミング・チャートを示している。
図から明らかなように、入力信号INに対して、出力信
号OUTの周波数が半分になっていることが分る。以上
の実施例の構成によると、記憶能動素子であるR It
E Tにおいて発生する共鳴トンネリング効果はその
ベースの二つの安定状態を現出させることが可能であり
、この二つの安定状態をベース側からの信号で任意に遷
移させることができ、その安定状態に対応する信号をコ
レクタ側或いはエミッタ側から取出すことができる。そ
して、これを利用して意図した時のみ(CPまたはTに
タイミング信号を印加した時のみ)状態を遷移させるこ
とができる、双安定な半導体論理回路装置を構成する。
号OUTの周波数が半分になっていることが分る。以上
の実施例の構成によると、記憶能動素子であるR It
E Tにおいて発生する共鳴トンネリング効果はその
ベースの二つの安定状態を現出させることが可能であり
、この二つの安定状態をベース側からの信号で任意に遷
移させることができ、その安定状態に対応する信号をコ
レクタ側或いはエミッタ側から取出すことができる。そ
して、これを利用して意図した時のみ(CPまたはTに
タイミング信号を印加した時のみ)状態を遷移させるこ
とができる、双安定な半導体論理回路装置を構成する。
そして、本発明に係る半導体論理回路装置は、従来、最
低3個のトランジスタが必要であったものが、2個のト
ランジスタを用いるのみで実現できる。しかも、その動
作は安定である。さらに、前記半導体論理回路装置一つ
でダイナミック分周器を、また、前記半導体論理回路装
置を二つとインバータを二つ用いることで、低周波から
超高周波まで動くスタティックな分周器を容易に構成す
ることができる。
低3個のトランジスタが必要であったものが、2個のト
ランジスタを用いるのみで実現できる。しかも、その動
作は安定である。さらに、前記半導体論理回路装置一つ
でダイナミック分周器を、また、前記半導体論理回路装
置を二つとインバータを二つ用いることで、低周波から
超高周波まで動くスタティックな分周器を容易に構成す
ることができる。
以下に、本発明の実施例をより具体的に半導体論理回路
装置を構成する諸要素に対して、次のような定数を与え
て論理動作をさせ、接続点Nからプローブで出力を取出
して観測した結果を示す。
装置を構成する諸要素に対して、次のような定数を与え
て論理動作をさせ、接続点Nからプローブで出力を取出
して観測した結果を示す。
RB : 1.5 (KΩ〕
RL:10(KΩ〕
Vccl : 1 (V)
Vcc2 : 1 (V)
この半導体論理回路装置の動作、即ち、入力端子D、出
力端子Q、クロック端子CPに於ける電位のタイミング
・チャートにして示すと第8図に見られる通りであり、
該図では第1図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
力端子Q、クロック端子CPに於ける電位のタイミング
・チャートにして示すと第8図に見られる通りであり、
該図では第1図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
図示の電位波形から、記憶能動素子QRが間違いな(意
図した時に状態を遷移させることのできる双安定な論理
動作をしていることが看取される。
図した時に状態を遷移させることのできる双安定な論理
動作をしていることが看取される。
なお、以上の実施例においては、量子井戸の準位が一つ
の場合を示したが、量子井戸の準位が二つ以上で、微分
負性抵抗領域が二つ以上出現する記憶能動素子を用いる
場合には、安定点が三つ以上となり、それに対応して三
つ以上のコレクタ電流値を検出することが可能となる。
の場合を示したが、量子井戸の準位が二つ以上で、微分
負性抵抗領域が二つ以上出現する記憶能動素子を用いる
場合には、安定点が三つ以上となり、それに対応して三
つ以上のコレクタ電流値を検出することが可能となる。
また、上記実施例においては、第1図(A)に示すよう
に記憶能動素子のベース側にトランスファーゲートのト
ランジスタQSを挿入し、そのゲートにタイミング信号
を印加した時、記憶能動素子のベースにDの入力信号が
印加され記憶能動素子の内容が書き換えられる例で説明
したが、トランジスタQSを設ずに直接入力信号りを記
憶能動素子のベースに接続してDの入力信号自体が意図
した書換えタイミングで印加されるようにしてもよい。
に記憶能動素子のベース側にトランスファーゲートのト
ランジスタQSを挿入し、そのゲートにタイミング信号
を印加した時、記憶能動素子のベースにDの入力信号が
印加され記憶能動素子の内容が書き換えられる例で説明
したが、トランジスタQSを設ずに直接入力信号りを記
憶能動素子のベースに接続してDの入力信号自体が意図
した書換えタイミングで印加されるようにしてもよい。
また、本発明に通用される記憶能動素子は、量子井戸を
複数備える構造でも良く、また、コレクタ・バリアをヘ
テロ接合で構成する例を示したが、PN接合バリアで構
成しても良い。また、本発明に適用する記憶能動素子と
して、電子が共鳴l−ソネリングする素子を示したが、
正孔が共鳴トンネリングする素子を用いることもできる
。
複数備える構造でも良く、また、コレクタ・バリアをヘ
テロ接合で構成する例を示したが、PN接合バリアで構
成しても良い。また、本発明に適用する記憶能動素子と
して、電子が共鳴l−ソネリングする素子を示したが、
正孔が共鳴トンネリングする素子を用いることもできる
。
以上のように、本発明に依る半導体論理回路装置では、
エミッタ層とベース層との間に形成された超格子からな
るエミッタ側ポテンシャル・バリア層ならびにベース層
とコレクタ層を有してなる記憶能動素子と、該記憶能動
素子のベースに二つの安定状態をとらせるためにベース
・エミ・ツタ間に接続された電流源、前記記憶能動素子
のベースに選択的に信号を与えて前記二つの安定状態の
何れか一方から他方へ意図した時に遷移させるための手
段とを備えた構造になっている。
エミッタ層とベース層との間に形成された超格子からな
るエミッタ側ポテンシャル・バリア層ならびにベース層
とコレクタ層を有してなる記憶能動素子と、該記憶能動
素子のベースに二つの安定状態をとらせるためにベース
・エミ・ツタ間に接続された電流源、前記記憶能動素子
のベースに選択的に信号を与えて前記二つの安定状態の
何れか一方から他方へ意図した時に遷移させるための手
段とを備えた構造になっている。
この構造によると、RHE Tである記憶能動素子に於
いては、共鳴トンネリング効果に依って、ベースに二つ
の安定状態を実現させることができ、そして、この二つ
の安定状態はベース側からの信号で任意に遷移させるこ
とが可能であるため、僅か2個の能動素子を用いること
によって、意図した時に状態を遷移させることができる
双安定な論理動作が可能となり、半導体論理回路装置の
高集積化ならびに高速化に有利である。
いては、共鳴トンネリング効果に依って、ベースに二つ
の安定状態を実現させることができ、そして、この二つ
の安定状態はベース側からの信号で任意に遷移させるこ
とが可能であるため、僅か2個の能動素子を用いること
によって、意図した時に状態を遷移させることができる
双安定な論理動作が可能となり、半導体論理回路装置の
高集積化ならびに高速化に有利である。
第1図(A)、 (B)はそれぞれ本発明に依る双安
定な半導体論理回路装置の原理を説明するための回路図
および論理回路図、第2図(Δ)、(B)はそれぞれR
HETを説明するための要部切断断面図およびエネルギ
・バンド・ダイアグラム、第3図(A)ないしくD)は
RHETの動作原理を説明するためのエネルギ・バンド
・ダイアグラム、第4図はベース・エミッタ間電圧VB
Eとベース電流IBおよびコレクタ電流Icとの関係を
示す図、第5図(A)および(B)はそれぞれ第4図に
対応する記憶能動素子の状態遷移動作を説明するための
ベース・エミッタ間電圧VBEとベース電流IBの関係
を示す図およびコレクタ電流Icとの関係を示す図、第
6図(A)および(B)はそれぞれ本発明に依る半導体
論理回路装置を用いた分周器を説明するための要部回路
図、第7図は第6図(B)のスタティンク分周器の動作
を説明するためのタイミング・チャート、第8図は本発
明に依る半導体論理回路装置の動作を示すタイミング・
チャー1・である。 1− n+型GaAsコレクタ層、2−AJ y Ga
p−yAsコレクタ側ポテンシャル・バリア層、3−n
+型GaAsベース層、4−超格子層、’5−、 n+
型GaAsエミッタ層、6−エミソタ電極、7−ベース
電極、8−コレクタ電極、Q R−RHE Tである記
憶能動素子、Q S−スイッチング素子、RL−負性抵
抗、RB−電流源抵抗、D−入力端子、Q−出力端子、
T−クロック端子、vcclおよびV cc2−正側電
流源レベル
定な半導体論理回路装置の原理を説明するための回路図
および論理回路図、第2図(Δ)、(B)はそれぞれR
HETを説明するための要部切断断面図およびエネルギ
・バンド・ダイアグラム、第3図(A)ないしくD)は
RHETの動作原理を説明するためのエネルギ・バンド
・ダイアグラム、第4図はベース・エミッタ間電圧VB
Eとベース電流IBおよびコレクタ電流Icとの関係を
示す図、第5図(A)および(B)はそれぞれ第4図に
対応する記憶能動素子の状態遷移動作を説明するための
ベース・エミッタ間電圧VBEとベース電流IBの関係
を示す図およびコレクタ電流Icとの関係を示す図、第
6図(A)および(B)はそれぞれ本発明に依る半導体
論理回路装置を用いた分周器を説明するための要部回路
図、第7図は第6図(B)のスタティンク分周器の動作
を説明するためのタイミング・チャート、第8図は本発
明に依る半導体論理回路装置の動作を示すタイミング・
チャー1・である。 1− n+型GaAsコレクタ層、2−AJ y Ga
p−yAsコレクタ側ポテンシャル・バリア層、3−n
+型GaAsベース層、4−超格子層、’5−、 n+
型GaAsエミッタ層、6−エミソタ電極、7−ベース
電極、8−コレクタ電極、Q R−RHE Tである記
憶能動素子、Q S−スイッチング素子、RL−負性抵
抗、RB−電流源抵抗、D−入力端子、Q−出力端子、
T−クロック端子、vcclおよびV cc2−正側電
流源レベル
Claims (1)
- 【特許請求の範囲】 エミッタ層とベース層との間に形成された超格子層から
なるエミッタ側ポテンシャル・バリア層ならびにベース
層とコレクタ層との間に形成されたコレクタ側ポテンシ
ャル・バリア層を有してなり、そのベース・エミッタ間
の電圧−電流特性に微分負性抵抗領域を有する記憶能動
素子と、該記憶能動素子のベース・エミッタ間に接続さ
れ該記憶能動素子に複数の安定状態をとらせるための電
流源と、 該記憶能動素子の書換え指定時に信号をそのベースに印
加する端子と、 該記憶能動素子のコレクタ側或いは、エミッタ側からそ
の二つの安定状態の何れか一方に対応する信号を取出す
端子とを備えることを特徴とする半導体論理回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13863186A JPS62295454A (ja) | 1986-06-14 | 1986-06-14 | 半導体論理回路装置 |
CA000520112A CA1291224C (en) | 1985-10-12 | 1986-10-08 | Logic circuit using resonant-tunneling transistor |
DE8686307871T DE3673138D1 (de) | 1985-10-12 | 1986-10-10 | Logische schaltung. |
EP19860307871 EP0225698B1 (en) | 1985-10-12 | 1986-10-10 | Logic circuitry |
US06/918,300 US4849934A (en) | 1985-10-12 | 1986-10-10 | Logic circuit using resonant-tunneling transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13863186A JPS62295454A (ja) | 1986-06-14 | 1986-06-14 | 半導体論理回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62295454A true JPS62295454A (ja) | 1987-12-22 |
JPH046110B2 JPH046110B2 (ja) | 1992-02-04 |
Family
ID=15226564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13863186A Granted JPS62295454A (ja) | 1985-10-12 | 1986-06-14 | 半導体論理回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62295454A (ja) |
-
1986
- 1986-06-14 JP JP13863186A patent/JPS62295454A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH046110B2 (ja) | 1992-02-04 |
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