JPS63299280A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63299280A JPS63299280A JP62133793A JP13379387A JPS63299280A JP S63299280 A JPS63299280 A JP S63299280A JP 62133793 A JP62133793 A JP 62133793A JP 13379387 A JP13379387 A JP 13379387A JP S63299280 A JPS63299280 A JP S63299280A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
〈産業上の利用分野)
本発明は、半導体装置及びその製造方法に係わり、多層
ゲート型MoSトランジスタの第2ゲート電極に高融点
金属のシリサイド構造を利用し、同時に1層ゲート型の
MOSトランジスタのゲート電極に高融点金属のポリサ
イド構造のものを利用し、高速度化、高集積化を可能と
したもので、特に不揮発性メモリーに使用されるもので
ある。
ゲート型MoSトランジスタの第2ゲート電極に高融点
金属のシリサイド構造を利用し、同時に1層ゲート型の
MOSトランジスタのゲート電極に高融点金属のポリサ
イド構造のものを利用し、高速度化、高集積化を可能と
したもので、特に不揮発性メモリーに使用されるもので
ある。
(従来の技術)
一般に集積回路においては、集積度だけでなく、動作速
度の向上のために素子の微細化が必要とされている。ま
た、高速度化として、集積回路に使用されるゲート電極
材料には従来から多結晶シリコンに比べ、比抵抗が小さ
いモリブデン、タングステン、タンタル等のいわゆる高
融点金属のシリサイドまたは、ポリサイドがある。不揮
発性メモリー装置は、従来から第2図に示すごとく形成
されている。即ち第2図(a )に示す如くP型シリコ
ン基板201上に素子分離用フィールド絶縁膜202、
第1のゲート酸化[1203、多結晶シリコン(燐ドー
プ)204を設け、第2図(b )の如く多層ゲート型
トランジスタの第1のゲート電極(多結晶シリコン)2
04をレジスト205でパターニング加工し、第2図(
C)の如く多層ゲート型トランジスタの第1のゲート電
極を熱酸化し、第2のゲート酸化膜207を形成すると
共に、1層ゲート型トランジスタのゲート酸化膜206
を形成した後、第2図(d )の如く多層ゲート型トラ
ンジスタの第2のゲート電極と1層ゲート型トランジス
タのゲート電極となる多結晶シリコン層208/高融点
金属シリサイド層209の構造もしくは、高融点金属の
シリサイド構造を形成する。その後、第2図(e )の
・、如く多層ゲート型トランジスタのゲート電極をパタ
ーニング加工した後、1層ゲート型トランジスタのゲー
ト電極を加工し、第2図(e)、(f)の如くゲート電
極をマスクとしてソースN土層210.ドレインN十層
211を形成するものである。
度の向上のために素子の微細化が必要とされている。ま
た、高速度化として、集積回路に使用されるゲート電極
材料には従来から多結晶シリコンに比べ、比抵抗が小さ
いモリブデン、タングステン、タンタル等のいわゆる高
融点金属のシリサイドまたは、ポリサイドがある。不揮
発性メモリー装置は、従来から第2図に示すごとく形成
されている。即ち第2図(a )に示す如くP型シリコ
ン基板201上に素子分離用フィールド絶縁膜202、
第1のゲート酸化[1203、多結晶シリコン(燐ドー
プ)204を設け、第2図(b )の如く多層ゲート型
トランジスタの第1のゲート電極(多結晶シリコン)2
04をレジスト205でパターニング加工し、第2図(
C)の如く多層ゲート型トランジスタの第1のゲート電
極を熱酸化し、第2のゲート酸化膜207を形成すると
共に、1層ゲート型トランジスタのゲート酸化膜206
を形成した後、第2図(d )の如く多層ゲート型トラ
ンジスタの第2のゲート電極と1層ゲート型トランジス
タのゲート電極となる多結晶シリコン層208/高融点
金属シリサイド層209の構造もしくは、高融点金属の
シリサイド構造を形成する。その後、第2図(e )の
・、如く多層ゲート型トランジスタのゲート電極をパタ
ーニング加工した後、1層ゲート型トランジスタのゲー
ト電極を加工し、第2図(e)、(f)の如くゲート電
極をマスクとしてソースN土層210.ドレインN十層
211を形成するものである。
(発明が解決しようとする問題点)
第2図で示した工程においては、多層ゲート型トランジ
スタの第2のゲート酸化膜207及び1層ゲート型トラ
ンジスタのゲート酸化膜206を同時に形成しているた
め、多層ゲート型トランジスタの第1のゲート電極20
4である多結晶3iと81基板201との酸化レートの
相異により、多層ゲート型トラ゛ンジスタの多結晶シリ
コン上酸化膜と1層ゲート型トランジスタのゲート酸化
膜の膜厚のコントロールは複雑化する。また−肛に1夕
帖薗ンソ」ノリノ門駁1し股iバルン散1し朕に比べ膜
質が悪く、耐圧が低い。そこで、950℃以上の高温で
酸化膜を形成することにより、膜質を改善し、ゲート耐
圧を向上させる必要がある。
スタの第2のゲート酸化膜207及び1層ゲート型トラ
ンジスタのゲート酸化膜206を同時に形成しているた
め、多層ゲート型トランジスタの第1のゲート電極20
4である多結晶3iと81基板201との酸化レートの
相異により、多層ゲート型トラ゛ンジスタの多結晶シリ
コン上酸化膜と1層ゲート型トランジスタのゲート酸化
膜の膜厚のコントロールは複雑化する。また−肛に1夕
帖薗ンソ」ノリノ門駁1し股iバルン散1し朕に比べ膜
質が悪く、耐圧が低い。そこで、950℃以上の高温で
酸化膜を形成することにより、膜質を改善し、ゲート耐
圧を向上させる必要がある。
このため、多層ゲート型トランジスタの第2のゲート酸
化膜と1層ゲート型トランジスタのゲート酸化膜の形成
においては、充分なゲート耐圧を得るためには高温で酸
化しなくてはならない。このため、多層ゲート型トラン
ジスタの第2のゲート酸化膜と1層ゲートトランジスタ
のゲート酸化膜にプロセス的制限が加えられと共に、膜
厚コントロールは困難なものにする。
化膜と1層ゲート型トランジスタのゲート酸化膜の形成
においては、充分なゲート耐圧を得るためには高温で酸
化しなくてはならない。このため、多層ゲート型トラン
ジスタの第2のゲート酸化膜と1層ゲートトランジスタ
のゲート酸化膜にプロセス的制限が加えられと共に、膜
厚コントロールは困難なものにする。
そこで、第3図に示した手法が考えられる。これは、P
型3i基板301上の素子分離用フィールド絶縁膜30
2以外の素子領域に多層ゲート型トランジスタの第1の
ゲート酸化膜303と1層ゲート型トランジスタのゲー
ト酸化11304を同時に形成した後、多層ゲート型ト
ランジスタの第1のゲート電極と111ゲート型トラン
ジスタのゲート電極となる多結晶シリコン膜305を形
成し該膜上に第2のゲート酸化膜となる絶縁膜306を
形成した(第3図(a))。その後第3図(b )の如
く多結晶シリコンIINjlドープ)307を形成し、
更に多層ゲート型トランジスタの第2のゲート電極とな
る高融点金属のシリサイド308を形成した後、1層ゲ
ート型トランジスタの形成領域の高融点金属のシリサイ
ド308、膜307゜306を取り除いた(第3図(C
))。その後、多層ゲート型トランジスタのゲート電極
をパターニング加工した後、1層ゲート型トランジスタ
のゲート電極をパターニング加工する方法がある。
型3i基板301上の素子分離用フィールド絶縁膜30
2以外の素子領域に多層ゲート型トランジスタの第1の
ゲート酸化膜303と1層ゲート型トランジスタのゲー
ト酸化11304を同時に形成した後、多層ゲート型ト
ランジスタの第1のゲート電極と111ゲート型トラン
ジスタのゲート電極となる多結晶シリコン膜305を形
成し該膜上に第2のゲート酸化膜となる絶縁膜306を
形成した(第3図(a))。その後第3図(b )の如
く多結晶シリコンIINjlドープ)307を形成し、
更に多層ゲート型トランジスタの第2のゲート電極とな
る高融点金属のシリサイド308を形成した後、1層ゲ
ート型トランジスタの形成領域の高融点金属のシリサイ
ド308、膜307゜306を取り除いた(第3図(C
))。その後、多層ゲート型トランジスタのゲート電極
をパターニング加工した後、1層ゲート型トランジスタ
のゲート電極をパターニング加工する方法がある。
第3図(e)において309はソースN中層、310は
ドレインN土層である。この方法だと、1層ゲート型ト
ランジスタのゲート酸化膜厚は固定され、2層ゲート型
トランジスタの第2のゲート酸化膜厚を自由にコントロ
ールすることが可能である。
ドレインN土層である。この方法だと、1層ゲート型ト
ランジスタのゲート酸化膜厚は固定され、2層ゲート型
トランジスタの第2のゲート酸化膜厚を自由にコントロ
ールすることが可能である。
しかしながら、1層ゲート型トランジスタのゲート電極
305は、高融点金属のシリサイドもしくはポリサイド
構造とはならない。しかも、不運発性メモリーセルのよ
うな多層ゲート型トランジスタにおいては、第1のゲー
ト電極の比抵抗ρSが第2のゲート電極のρSより高い
ものであっても、なんら、素子特性に影響を及ぼさない
ような使用にあたっては、素子の微細化のため、多層ゲ
ート型トランジスタの第1のゲートを薄膜化することが
可能となる。ところが、第3図で示したような工程であ
ると、周辺トランジスタとなる1層ゲート型トランジス
タのゲート電極305は、同時に薄くなってしまい、ρ
Sが増大し、素子の低速化を招く。
305は、高融点金属のシリサイドもしくはポリサイド
構造とはならない。しかも、不運発性メモリーセルのよ
うな多層ゲート型トランジスタにおいては、第1のゲー
ト電極の比抵抗ρSが第2のゲート電極のρSより高い
ものであっても、なんら、素子特性に影響を及ぼさない
ような使用にあたっては、素子の微細化のため、多層ゲ
ート型トランジスタの第1のゲートを薄膜化することが
可能となる。ところが、第3図で示したような工程であ
ると、周辺トランジスタとなる1層ゲート型トランジス
タのゲート電極305は、同時に薄くなってしまい、ρ
Sが増大し、素子の低速化を招く。
本発明は、前記従来技術の欠点を克服し、信頼性が高い
シリサイド構造またはポリサイド構造のMOS FE
Tを具備した半導体装置(J!積回路)と、素子設計を
簡略化することを可能としたその製造方法を提供するこ
とを目的とする。
シリサイド構造またはポリサイド構造のMOS FE
Tを具備した半導体装置(J!積回路)と、素子設計を
簡略化することを可能としたその製造方法を提供するこ
とを目的とする。
(問題点を解決するための手段と作用)本発明は、1層
ゲート型トランジスタのゲート電極に高融点金属のポリ
サイド構造を、多層ゲート型トランジスタの第2のゲー
ト電極に薄型の高融点金属のシリサイド構造を用いるこ
とで、従来方法でより工程を簡略化することができ、か
つ高速化する構造とその製造方法を提供するものである
。これは、多層ゲート型トランジスタの第2のゲート電
極に高融点金属シリサイドを用い、1層ゲート型トラン
ジスタのゲート電極を、多層ゲート型の第1のゲート電
極形成時に同時に形成される電極材(多結晶シリコン)
と、多層ゲート型の第2のゲート電極形成時に同時に形
成される電極材(高融点金属シリサイド)のつみ重ねた
構造をとることにより、工程を簡略化し、高速化される
ことに基づくものである。すなわち本発明は、多層ゲー
ト型トランジスタの第2のゲート電極に高融点金属のシ
リサイド構造のものを用い、同一基板上に存在する1層
ゲート型トランジスタのゲート電極に高融点金属のポリ
サイド構造のものを用いて薄型ゲート構造とし、工程的
に有利化されるようにしたことを特徴としている。
ゲート型トランジスタのゲート電極に高融点金属のポリ
サイド構造を、多層ゲート型トランジスタの第2のゲー
ト電極に薄型の高融点金属のシリサイド構造を用いるこ
とで、従来方法でより工程を簡略化することができ、か
つ高速化する構造とその製造方法を提供するものである
。これは、多層ゲート型トランジスタの第2のゲート電
極に高融点金属シリサイドを用い、1層ゲート型トラン
ジスタのゲート電極を、多層ゲート型の第1のゲート電
極形成時に同時に形成される電極材(多結晶シリコン)
と、多層ゲート型の第2のゲート電極形成時に同時に形
成される電極材(高融点金属シリサイド)のつみ重ねた
構造をとることにより、工程を簡略化し、高速化される
ことに基づくものである。すなわち本発明は、多層ゲー
ト型トランジスタの第2のゲート電極に高融点金属のシ
リサイド構造のものを用い、同一基板上に存在する1層
ゲート型トランジスタのゲート電極に高融点金属のポリ
サイド構造のものを用いて薄型ゲート構造とし、工程的
に有利化されるようにしたことを特徴としている。
(実施例)
以下図面を参照して本発明の一実施例を説明する。第1
図は同実施例として、EPROM(E rasable
P ROM )セルとその周辺回路に使われるNチャ
ネルMO8FETの形成に本発明を適用した場合の例で
ある。まず、P型シリコン基板101にフィールド酸化
1102を形成し、次に素子形成領域に熱酸化によりゲ
ート酸化@ 103゜104を形成した後、全面に多結
晶シリコン105を堆積させ、POCjh法により多結
晶シリコン11105中に燐をドープした。さらに、多
結晶シリコン膜105上に熱酸化により第2のゲート酸
化膜106を形成した(第1図(a))。次いで第1図
(b)に示されるごとく周知のフォトリングラフイー技
術を用いて所望の多層ゲート型トランジスタ形成領域の
レジストパターン110を形成した。このレジストパタ
ーン110をマスクとして、多層ゲート型トランジスタ
形成領域外の酸化膜106を周知のエツチング技術によ
りエツチングした後、さらに前記レジストパターン11
0を除去し、基板表面を洗浄した後、タングステンシリ
サイド膜107をCVD法により基板全面に堆積した(
第1図(C))。次に周知のフォトリソグラフィー技術
を用いてゲート電極レジストパターンを形成した。ざら
に、異方性ドライエツチング技術を用いて、多層ゲート
型トランジスタの第2のゲート電極と1層ゲート型トラ
ンジスタのゲート電極の1部となるタングステンシリサ
イド膜107をエツチングした後、多層ゲート型トラン
ジスタの第1のゲート電極上の酸化膜のみを選択的にエ
ツチングし、つづいて多結晶シリコン105をエツチン
グした。このように構成されたゲートM極構造をマスク
としてソース108、ドレイン109(第1図(e))
ならびに拡散層配線形成のために、砒素イオンを加速エ
ネルギー60keVで、2X10”cll−2注入した
(第1図(d))。
図は同実施例として、EPROM(E rasable
P ROM )セルとその周辺回路に使われるNチャ
ネルMO8FETの形成に本発明を適用した場合の例で
ある。まず、P型シリコン基板101にフィールド酸化
1102を形成し、次に素子形成領域に熱酸化によりゲ
ート酸化@ 103゜104を形成した後、全面に多結
晶シリコン105を堆積させ、POCjh法により多結
晶シリコン11105中に燐をドープした。さらに、多
結晶シリコン膜105上に熱酸化により第2のゲート酸
化膜106を形成した(第1図(a))。次いで第1図
(b)に示されるごとく周知のフォトリングラフイー技
術を用いて所望の多層ゲート型トランジスタ形成領域の
レジストパターン110を形成した。このレジストパタ
ーン110をマスクとして、多層ゲート型トランジスタ
形成領域外の酸化膜106を周知のエツチング技術によ
りエツチングした後、さらに前記レジストパターン11
0を除去し、基板表面を洗浄した後、タングステンシリ
サイド膜107をCVD法により基板全面に堆積した(
第1図(C))。次に周知のフォトリソグラフィー技術
を用いてゲート電極レジストパターンを形成した。ざら
に、異方性ドライエツチング技術を用いて、多層ゲート
型トランジスタの第2のゲート電極と1層ゲート型トラ
ンジスタのゲート電極の1部となるタングステンシリサ
イド膜107をエツチングした後、多層ゲート型トラン
ジスタの第1のゲート電極上の酸化膜のみを選択的にエ
ツチングし、つづいて多結晶シリコン105をエツチン
グした。このように構成されたゲートM極構造をマスク
としてソース108、ドレイン109(第1図(e))
ならびに拡散層配線形成のために、砒素イオンを加速エ
ネルギー60keVで、2X10”cll−2注入した
(第1図(d))。
さらに図に示していないが、さらに保r!1ilI及び
前記注入したイオンを活性化するため、950℃の02
雰囲気中でシリコンを酸化し、次に、層間絶縁膜として
シリコン酸化膜とシリコンとリンをドープしたガラス展
を周知の気相成長法にて形成したのち、900’CN2
雰囲気中で7ニールした。
前記注入したイオンを活性化するため、950℃の02
雰囲気中でシリコンを酸化し、次に、層間絶縁膜として
シリコン酸化膜とシリコンとリンをドープしたガラス展
を周知の気相成長法にて形成したのち、900’CN2
雰囲気中で7ニールした。
次に周知の微細加工技術を用いて、所望領域に電極取出
し用開孔を形成し、さらに所望のAJ1合金配線を形成
して、Nチャネル型のEP ROMを作成した。
し用開孔を形成し、さらに所望のAJ1合金配線を形成
して、Nチャネル型のEP ROMを作成した。
本実施例によれば、従来構造すなわち、第3図に示した
構造のものに比べ、1層ゲート型トランジスタのゲート
電極にポリサイド構造を使用することが可能となり、比
抵抗ρSが1/10以下となり、素子の高速化が成され
た。また、多層ゲート型トランジスタの第1のゲート電
極の多結晶シリコンと多層ゲート型トランジスタの第2
のゲート電極を薄膜化することができ、従ってゲート電
極とソース、ドレインのコンタクト孔との間隔が小さく
設計できるので、集積度が大幅に向上された。また上記
のようにゲート電極が薄膜化できて同一マスクでゲート
電極の加工ができるので、1層ゲート型トランジスタの
ゲート電極と多層ゲート型トランジスタの2つのゲート
電極を同時に加工することが可能となり、製造コストが
大幅に低減された。また、第2図で示したものに比べて
も、同様に前記2種類のゲート電極を同一マスクを用い
て、同時に加工できる他、多層ゲート型トランジスタの
第2のゲート酸化膜と1層ゲート型トランジスタの第1
のゲート酸化膜厚を個別にコントロールすることができ
、素子設計を簡略化することができた。
構造のものに比べ、1層ゲート型トランジスタのゲート
電極にポリサイド構造を使用することが可能となり、比
抵抗ρSが1/10以下となり、素子の高速化が成され
た。また、多層ゲート型トランジスタの第1のゲート電
極の多結晶シリコンと多層ゲート型トランジスタの第2
のゲート電極を薄膜化することができ、従ってゲート電
極とソース、ドレインのコンタクト孔との間隔が小さく
設計できるので、集積度が大幅に向上された。また上記
のようにゲート電極が薄膜化できて同一マスクでゲート
電極の加工ができるので、1層ゲート型トランジスタの
ゲート電極と多層ゲート型トランジスタの2つのゲート
電極を同時に加工することが可能となり、製造コストが
大幅に低減された。また、第2図で示したものに比べて
も、同様に前記2種類のゲート電極を同一マスクを用い
て、同時に加工できる他、多層ゲート型トランジスタの
第2のゲート酸化膜と1層ゲート型トランジスタの第1
のゲート酸化膜厚を個別にコントロールすることができ
、素子設計を簡略化することができた。
[発明の効果]
以上説明した如く本発明によれば、前記従来技術の欠点
を克服し、信頼性が高いシリサイド構造またはポリサイ
ド構造のMOS FETを具備した半導体装置(集積
回路)と、素子設計及び工程を簡略化することを可能と
し、コスト的に有利な製造方法を提供することができる
ものである。
を克服し、信頼性が高いシリサイド構造またはポリサイ
ド構造のMOS FETを具備した半導体装置(集積
回路)と、素子設計及び工程を簡略化することを可能と
し、コスト的に有利な製造方法を提供することができる
ものである。
第1図は本発明の一実施例の製造工程説明図、第2図、
第3図は従来装置の製造工程説明図である。 101・・・シリコン基板、102・・・素子分離用フ
ィールド絶縁膜、103・・・2Mゲート型トランジス
タの第1のゲート酸化膜、104・・・1層ゲート型ト
ランジスタのゲート酸化膜、105・・・多結晶シリコ
ン摸(リンドープ)、106・・・2層ゲート型トラン
ジスタの第2のゲート酸化膜、107・・・高融点金属
のシリサイド、108・・・ソースN中層・109・・
・ドレインN中層、110・・・レジストパターン。 出願人代理人 弁理士 鈴 江 武 彦第10
第3図は従来装置の製造工程説明図である。 101・・・シリコン基板、102・・・素子分離用フ
ィールド絶縁膜、103・・・2Mゲート型トランジス
タの第1のゲート酸化膜、104・・・1層ゲート型ト
ランジスタのゲート酸化膜、105・・・多結晶シリコ
ン摸(リンドープ)、106・・・2層ゲート型トラン
ジスタの第2のゲート酸化膜、107・・・高融点金属
のシリサイド、108・・・ソースN中層・109・・
・ドレインN中層、110・・・レジストパターン。 出願人代理人 弁理士 鈴 江 武 彦第10
Claims (2)
- (1)第1導電型の半導体基体の表面に第2導電型のソ
ース、ドレイン領域を互いに電気的に分離して設け、こ
れら領域間に挟まれたチャネル領域上にゲート絶縁膜を
介して第1のゲート電極を設けた1層ゲート型のトラン
ジスタと、前記第1のゲート電極の上に絶縁膜を介して
第2のゲート電極を設けた多層ゲート型のトランジスタ
とを同一半導体チップ内に有し、前記第1層ゲート型の
トランジスタの第1ゲート電極が高融点金属のポリサイ
ドであり、多層ゲート型トランジスタの第2のゲート電
極が高融点金属のシリサイドであることを特徴とする半
導体装置。 - (2)半導体基板上に素子分離領域を形成する工程と、
前記素子分離領域で分離された素子領域上に第1のゲー
ト絶縁膜を介して多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上に第2のゲート絶縁膜を形成す
る工程と、前記第2のゲート絶縁膜を部分的に剥離する
工程と、前記第2のゲート絶縁膜を含む基板上に高融点
金属のシリサイド膜を形成する工程と、前記高融点金属
のシリサイド膜と第2のゲート絶縁膜と多結晶シリコン
膜をパターニング加工し、多層ゲート型トランジスタな
らびに1層ゲート型トランジスタの電極配線を形成する
工程とを具備したことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62133793A JPH0644631B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62133793A JPH0644631B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63299280A true JPS63299280A (ja) | 1988-12-06 |
JPH0644631B2 JPH0644631B2 (ja) | 1994-06-08 |
Family
ID=15113150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62133793A Expired - Lifetime JPH0644631B2 (ja) | 1987-05-29 | 1987-05-29 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0644631B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6291853B1 (en) | 1998-08-19 | 2001-09-18 | Nec Corporation | Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor |
US6551913B1 (en) | 1998-06-30 | 2003-04-22 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a gate electrode of a semiconductor device |
JP2005277430A (ja) * | 2005-04-13 | 2005-10-06 | Renesas Technology Corp | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
US7030001B2 (en) * | 2004-04-19 | 2006-04-18 | Freescale Semiconductor, Inc. | Method for forming a gate electrode having a metal |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
JPS58107676A (ja) * | 1981-12-21 | 1983-06-27 | Nec Corp | 半導体装置 |
JPS5974677A (ja) * | 1982-10-22 | 1984-04-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
JPS60233861A (ja) * | 1984-05-04 | 1985-11-20 | Toshiba Corp | 半導体装置及びその製造方法 |
JPS6122664A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体記憶装置の製造方法 |
JPS6245165A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1987
- 1987-05-29 JP JP62133793A patent/JPH0644631B2/ja not_active Expired - Lifetime
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Cited By (5)
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US6579762B2 (en) | 1998-08-19 | 2003-06-17 | Nec Electronics Corporation | Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor |
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JP2005277430A (ja) * | 2005-04-13 | 2005-10-06 | Renesas Technology Corp | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0644631B2 (ja) | 1994-06-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |