JPS63299280A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ 〈産業上の利用分野） 本発明は、半導体装置及びその製造方法に係わり、多層
ゲート型ＭｏＳトランジスタの第２ゲート電極に高融点
金属のシリサイド構造を利用し、同時に１層ゲート型の
ＭＯＳトランジスタのゲート電極に高融点金属のポリサ
イド構造のものを利用し、高速度化、高集積化を可能と
したもので、特に不揮発性メモリーに使用されるもので
ある。

（従来の技術） 一般に集積回路においては、集積度だけでなく、動作速
度の向上のために素子の微細化が必要とされている。ま
た、高速度化として、集積回路に使用されるゲート電極
材料には従来から多結晶シリコンに比べ、比抵抗が小さ
いモリブデン、タングステン、タンタル等のいわゆる高
融点金属のシリサイドまたは、ポリサイドがある。不揮
発性メモリー装置は、従来から第２図に示すごとく形成
されている。即ち第２図（ａ　）に示す如くＰ型シリコ
ン基板２０１上に素子分離用フィールド絶縁膜２０２、
第１のゲート酸化［１２０３、多結晶シリコン（燐ドー
プ）２０４を設け、第２図（ｂ　）の如く多層ゲート型
トランジスタの第１のゲート電極（多結晶シリコン）２
０４をレジスト２０５でパターニング加工し、第２図（
Ｃ）の如く多層ゲート型トランジスタの第１のゲート電
極を熱酸化し、第２のゲート酸化膜２０７を形成すると
共に、１層ゲート型トランジスタのゲート酸化膜２０６
を形成した後、第２図（ｄ　）の如く多層ゲート型トラ
ンジスタの第２のゲート電極と１層ゲート型トランジス
タのゲート電極となる多結晶シリコン層２０８／高融点
金属シリサイド層２０９の構造もしくは、高融点金属の
シリサイド構造を形成する。その後、第２図（ｅ　）の
・、如く多層ゲート型トランジスタのゲート電極をパタ
ーニング加工した後、１層ゲート型トランジスタのゲー
ト電極を加工し、第２図（ｅ）、（ｆ）の如くゲート電
極をマスクとしてソースＮ土層２１０．ドレインＮ十層
２１１を形成するものである。

（発明が解決しようとする問題点） 第２図で示した工程においては、多層ゲート型トランジ
スタの第２のゲート酸化膜２０７及び１層ゲート型トラ
ンジスタのゲート酸化膜２０６を同時に形成しているた
め、多層ゲート型トランジスタの第１のゲート電極２０
４である多結晶３ｉと８１基板２０１との酸化レートの
相異により、多層ゲート型トラ゛ンジスタの多結晶シリ
コン上酸化膜と１層ゲート型トランジスタのゲート酸化
膜の膜厚のコントロールは複雑化する。また−肛に１夕
帖薗ンソ」ノリノ門駁１し股ｉバルン散１し朕に比べ膜
質が悪く、耐圧が低い。そこで、９５０℃以上の高温で
酸化膜を形成することにより、膜質を改善し、ゲート耐
圧を向上させる必要がある。

このため、多層ゲート型トランジスタの第２のゲート酸
化膜と１層ゲート型トランジスタのゲート酸化膜の形成
においては、充分なゲート耐圧を得るためには高温で酸
化しなくてはならない。このため、多層ゲート型トラン
ジスタの第２のゲート酸化膜と１層ゲートトランジスタ
のゲート酸化膜にプロセス的制限が加えられと共に、膜
厚コントロールは困難なものにする。

そこで、第３図に示した手法が考えられる。これは、Ｐ
型３ｉ基板３０１上の素子分離用フィールド絶縁膜３０
２以外の素子領域に多層ゲート型トランジスタの第１の
ゲート酸化膜３０３と１層ゲート型トランジスタのゲー
ト酸化１１３０４を同時に形成した後、多層ゲート型ト
ランジスタの第１のゲート電極と１１１ゲート型トラン
ジスタのゲート電極となる多結晶シリコン膜３０５を形
成し該膜上に第２のゲート酸化膜となる絶縁膜３０６を
形成した（第３図（ａ））。その後第３図（ｂ　）の如
く多結晶シリコンＩＩＮｊｌドープ）３０７を形成し、
更に多層ゲート型トランジスタの第２のゲート電極とな
る高融点金属のシリサイド３０８を形成した後、１層ゲ
ート型トランジスタの形成領域の高融点金属のシリサイ
ド３０８、膜３０７゜３０６を取り除いた（第３図（Ｃ
））。その後、多層ゲート型トランジスタのゲート電極
をパターニング加工した後、１層ゲート型トランジスタ
のゲート電極をパターニング加工する方法がある。

第３図（ｅ）において３０９はソースＮ中層、３１０は
ドレインＮ土層である。この方法だと、１層ゲート型ト
ランジスタのゲート酸化膜厚は固定され、２層ゲート型
トランジスタの第２のゲート酸化膜厚を自由にコントロ
ールすることが可能である。

しかしながら、１層ゲート型トランジスタのゲート電極
３０５は、高融点金属のシリサイドもしくはポリサイド
構造とはならない。しかも、不運発性メモリーセルのよ
うな多層ゲート型トランジスタにおいては、第１のゲー
ト電極の比抵抗ρＳが第２のゲート電極のρＳより高い
ものであっても、なんら、素子特性に影響を及ぼさない
ような使用にあたっては、素子の微細化のため、多層ゲ
ート型トランジスタの第１のゲートを薄膜化することが
可能となる。ところが、第３図で示したような工程であ
ると、周辺トランジスタとなる１層ゲート型トランジス
タのゲート電極３０５は、同時に薄くなってしまい、ρ
Ｓが増大し、素子の低速化を招く。

本発明は、前記従来技術の欠点を克服し、信頼性が高い
シリサイド構造またはポリサイド構造のＭＯＳ　　ＦＥ
Ｔを具備した半導体装置（Ｊ！積回路）と、素子設計を
簡略化することを可能としたその製造方法を提供するこ
とを目的とする。

（問題点を解決するための手段と作用）本発明は、１層
ゲート型トランジスタのゲート電極に高融点金属のポリ
サイド構造を、多層ゲート型トランジスタの第２のゲー
ト電極に薄型の高融点金属のシリサイド構造を用いるこ
とで、従来方法でより工程を簡略化することができ、か
つ高速化する構造とその製造方法を提供するものである
。これは、多層ゲート型トランジスタの第２のゲート電
極に高融点金属シリサイドを用い、１層ゲート型トラン
ジスタのゲート電極を、多層ゲート型の第１のゲート電
極形成時に同時に形成される電極材（多結晶シリコン）
と、多層ゲート型の第２のゲート電極形成時に同時に形
成される電極材（高融点金属シリサイド）のつみ重ねた
構造をとることにより、工程を簡略化し、高速化される
ことに基づくものである。すなわち本発明は、多層ゲー
ト型トランジスタの第２のゲート電極に高融点金属のシ
リサイド構造のものを用い、同一基板上に存在する１層
ゲート型トランジスタのゲート電極に高融点金属のポリ
サイド構造のものを用いて薄型ゲート構造とし、工程的
に有利化されるようにしたことを特徴としている。

（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例として、ＥＰＲＯＭ（Ｅ　ｒａｓａｂｌｅ
　Ｐ　ＲＯＭ　）セルとその周辺回路に使われるＮチャ
ネルＭＯ８ＦＥＴの形成に本発明を適用した場合の例で
ある。まず、Ｐ型シリコン基板１０１にフィールド酸化
１１０２を形成し、次に素子形成領域に熱酸化によりゲ
ート酸化＠　１０３゜１０４を形成した後、全面に多結
晶シリコン１０５を堆積させ、ＰＯＣｊｈ法により多結
晶シリコン１１１０５中に燐をドープした。さらに、多
結晶シリコン膜１０５上に熱酸化により第２のゲート酸
化膜１０６を形成した（第１図（ａ））。次いで第１図
（ｂ）に示されるごとく周知のフォトリングラフイー技
術を用いて所望の多層ゲート型トランジスタ形成領域の
レジストパターン１１０を形成した。このレジストパタ
ーン１１０をマスクとして、多層ゲート型トランジスタ
形成領域外の酸化膜１０６を周知のエツチング技術によ
りエツチングした後、さらに前記レジストパターン１１
０を除去し、基板表面を洗浄した後、タングステンシリ
サイド膜１０７をＣＶＤ法により基板全面に堆積した（
第１図（Ｃ））。次に周知のフォトリソグラフィー技術
を用いてゲート電極レジストパターンを形成した。ざら
に、異方性ドライエツチング技術を用いて、多層ゲート
型トランジスタの第２のゲート電極と１層ゲート型トラ
ンジスタのゲート電極の１部となるタングステンシリサ
イド膜１０７をエツチングした後、多層ゲート型トラン
ジスタの第１のゲート電極上の酸化膜のみを選択的にエ
ツチングし、つづいて多結晶シリコン１０５をエツチン
グした。このように構成されたゲートＭ極構造をマスク
としてソース１０８、ドレイン１０９（第１図（ｅ））
ならびに拡散層配線形成のために、砒素イオンを加速エ
ネルギー６０ｋｅＶで、２Ｘ１０”ｃｌｌ−２注入した
（第１図（ｄ））。

さらに図に示していないが、さらに保ｒ！１ｉｌＩ及び
前記注入したイオンを活性化するため、９５０℃の０２
雰囲気中でシリコンを酸化し、次に、層間絶縁膜として
シリコン酸化膜とシリコンとリンをドープしたガラス展
を周知の気相成長法にて形成したのち、９００’ＣＮ２
雰囲気中で７ニールした。

次に周知の微細加工技術を用いて、所望領域に電極取出
し用開孔を形成し、さらに所望のＡＪ１合金配線を形成
して、Ｎチャネル型のＥＰ　　ＲＯＭを作成した。

本実施例によれば、従来構造すなわち、第３図に示した
構造のものに比べ、１層ゲート型トランジスタのゲート
電極にポリサイド構造を使用することが可能となり、比
抵抗ρＳが１／１０以下となり、素子の高速化が成され
た。また、多層ゲート型トランジスタの第１のゲート電
極の多結晶シリコンと多層ゲート型トランジスタの第２
のゲート電極を薄膜化することができ、従ってゲート電
極とソース、ドレインのコンタクト孔との間隔が小さく
設計できるので、集積度が大幅に向上された。また上記
のようにゲート電極が薄膜化できて同一マスクでゲート
電極の加工ができるので、１層ゲート型トランジスタの
ゲート電極と多層ゲート型トランジスタの２つのゲート
電極を同時に加工することが可能となり、製造コストが
大幅に低減された。また、第２図で示したものに比べて
も、同様に前記２種類のゲート電極を同一マスクを用い
て、同時に加工できる他、多層ゲート型トランジスタの
第２のゲート酸化膜と１層ゲート型トランジスタの第１
のゲート酸化膜厚を個別にコントロールすることができ
、素子設計を簡略化することができた。

［発明の効果］ 以上説明した如く本発明によれば、前記従来技術の欠点
を克服し、信頼性が高いシリサイド構造またはポリサイ
ド構造のＭＯＳ　　ＦＥＴを具備した半導体装置（集積
回路）と、素子設計及び工程を簡略化することを可能と
し、コスト的に有利な製造方法を提供することができる
ものである。

【図面の簡単な説明】

第１図は本発明の一実施例の製造工程説明図、第２図、
第３図は従来装置の製造工程説明図である。 １０１・・・シリコン基板、１０２・・・素子分離用フ
ィールド絶縁膜、１０３・・・２Ｍゲート型トランジス
タの第１のゲート酸化膜、１０４・・・１層ゲート型ト
ランジスタのゲート酸化膜、１０５・・・多結晶シリコ
ン摸（リンドープ）、１０６・・・２層ゲート型トラン
ジスタの第２のゲート酸化膜、１０７・・・高融点金属
のシリサイド、１０８・・・ソースＮ中層・１０９・・
・ドレインＮ中層、１１０・・・レジストパターン。 出願人代理人　弁理士　鈴　江　武　彦第１０

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基体の表面に第２導電型のソ
   ース、ドレイン領域を互いに電気的に分離して設け、こ
   れら領域間に挟まれたチャネル領域上にゲート絶縁膜を
   介して第１のゲート電極を設けた１層ゲート型のトラン
   ジスタと、前記第１のゲート電極の上に絶縁膜を介して
   第２のゲート電極を設けた多層ゲート型のトランジスタ
   とを同一半導体チップ内に有し、前記第１層ゲート型の
   トランジスタの第１ゲート電極が高融点金属のポリサイ
   ドであり、多層ゲート型トランジスタの第２のゲート電
   極が高融点金属のシリサイドであることを特徴とする半
   導体装置。
2. （２）半導体基板上に素子分離領域を形成する工程と、
   前記素子分離領域で分離された素子領域上に第１のゲー
   ト絶縁膜を介して多結晶シリコン膜を形成する工程と、
   前記多結晶シリコン膜上に第２のゲート絶縁膜を形成す
   る工程と、前記第２のゲート絶縁膜を部分的に剥離する
   工程と、前記第２のゲート絶縁膜を含む基板上に高融点
   金属のシリサイド膜を形成する工程と、前記高融点金属
   のシリサイド膜と第２のゲート絶縁膜と多結晶シリコン
   膜をパターニング加工し、多層ゲート型トランジスタな
   らびに１層ゲート型トランジスタの電極配線を形成する
   工程とを具備したことを特徴とする半導体装置の製造方
   法。