JPS63217632A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63217632A JPS63217632A JP62051305A JP5130587A JPS63217632A JP S63217632 A JPS63217632 A JP S63217632A JP 62051305 A JP62051305 A JP 62051305A JP 5130587 A JP5130587 A JP 5130587A JP S63217632 A JPS63217632 A JP S63217632A
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- bonding
- bonding pad
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- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、%にボンディングパッドの
下にポリシリコン層を形成することにより、このポリシ
リコンを入力保護抵抗層として用い、加えてワイヤーポ
ンディング時の緩衝層として利用することに関する。
下にポリシリコン層を形成することにより、このポリシ
リコンを入力保護抵抗層として用い、加えてワイヤーポ
ンディング時の緩衝層として利用することに関する。
周知のようにMO8O8型体導体装静電気や過大なサー
ジ電圧によるゲート酸化膜の破壊から素子を保護するた
めK、ボンディングパッドから内部回路(機能部分)ま
での間に抵抗を直列に入れたりPN′tたけNPダイオ
ードを並列に形成して、過大サージを減衰または吸収し
ていた。第2図(a)および(b)は従来の入力保護抵
抗のレイアウト例である。ボンディングパッド5の主要
部以外の部分でポリシリコン3の抵抗に接続され、この
ポリシリコンの抵抗を介して保護ダイオードに接続され
ていた。
ジ電圧によるゲート酸化膜の破壊から素子を保護するた
めK、ボンディングパッドから内部回路(機能部分)ま
での間に抵抗を直列に入れたりPN′tたけNPダイオ
ードを並列に形成して、過大サージを減衰または吸収し
ていた。第2図(a)および(b)は従来の入力保護抵
抗のレイアウト例である。ボンディングパッド5の主要
部以外の部分でポリシリコン3の抵抗に接続され、この
ポリシリコンの抵抗を介して保護ダイオードに接続され
ていた。
かかる半導体装置においては、ワイヤーボンディング時
にボンディングパッド5を介して加わる衝撃で半導体基
板やその上の酸化膜に微小なひび(クラック)が入り、
素子のPN接合が破壊しないように、ボンディングパッ
ド5から、導電型の異なる層が接合を形成している部分
までは、大きな間隔をとる必要があった。
にボンディングパッド5を介して加わる衝撃で半導体基
板やその上の酸化膜に微小なひび(クラック)が入り、
素子のPN接合が破壊しないように、ボンディングパッ
ド5から、導電型の異なる層が接合を形成している部分
までは、大きな間隔をとる必要があった。
上述した従来のボンディングパッドの構造では回路機能
部分から遠い位置にボンディングパクドが設けられるの
で、半導体装置の面積増大につながり、回路レイアウト
の自由度がなくなυ半導体装置作製コストも上がる欠点
があった。
部分から遠い位置にボンディングパクドが設けられるの
で、半導体装置の面積増大につながり、回路レイアウト
の自由度がなくなυ半導体装置作製コストも上がる欠点
があった。
本発明は上述の従来技術の欠点を克服するための有効な
半導体装置の構造を提供するものである。
半導体装置の構造を提供するものである。
すなわち、本発明の半導体装置は、半導体基板上に設け
られたボンディングパッドの下に、このボンディングパ
ッド以上の大きさのポリシリコンが形成されている構造
を有している。
られたボンディングパッドの下に、このボンディングパ
ッド以上の大きさのポリシリコンが形成されている構造
を有している。
かかる本発明によれば、ボンディングパッドの下にポリ
シリコン層を形成し、これを入力保護抵抗として用いる
とともに、ワイヤーボンディング時の衝撃の緩衝層とし
て用いることにより、ポリシリコン抵抗のレイアウト部
分を設ける必要がなくなり、かつ、ボンディング時の衝
撃による接合破壊の恐れがなくなるため、能動素子部分
の近くにボンディングパッドを設けることができ、半導
体装置上のボンディングパッドのレイアウトの自由度が
増し、面積を小さくすることが可能になる。
シリコン層を形成し、これを入力保護抵抗として用いる
とともに、ワイヤーボンディング時の衝撃の緩衝層とし
て用いることにより、ポリシリコン抵抗のレイアウト部
分を設ける必要がなくなり、かつ、ボンディング時の衝
撃による接合破壊の恐れがなくなるため、能動素子部分
の近くにボンディングパッドを設けることができ、半導
体装置上のボンディングパッドのレイアウトの自由度が
増し、面積を小さくすることが可能になる。
〔実施例〕
以下、本発明を図面を参照して説明する。
第1図(a)、 (b)、 (c)は本発明の一実施例
を示すもので、N型半導体基板1上にボンディングパッ
ド5と入力保護抵抗10としてのポリシリコン3とを有
している。N型半導体基板】上には、フィールド酸化膜
2、その上に形成したポリシリコン3、更にその上に形
成した層間絶縁膜4およびその上に形成したボンディン
グパッド5を有し、ポリシリコン層3はボンディングパ
ッド5および配線金属6に接続されており、半導体基板
】にP+層7とPウェル層8とが形成されている。
を示すもので、N型半導体基板1上にボンディングパッ
ド5と入力保護抵抗10としてのポリシリコン3とを有
している。N型半導体基板】上には、フィールド酸化膜
2、その上に形成したポリシリコン3、更にその上に形
成した層間絶縁膜4およびその上に形成したボンディン
グパッド5を有し、ポリシリコン層3はボンディングパ
ッド5および配線金属6に接続されており、半導体基板
】にP+層7とPウェル層8とが形成されている。
先ず、N型半導体基板】上に熱酸化等で形成したフィー
ルド二酸化シリコン膜2上のボンディングパッドが形成
される部分に、ボンディングパッド以上の大きさのポリ
シリコン層3を0.5μm程度形成し、その上に層間絶
縁膜4として例えばPEGやBPSGなどを約1μm生
成させる。しかる後この層間絶縁膜4にコンタクトホー
ルを開け、その上にボンディングパッド5を約1μm生
成ρ等で形成することにより、第1図(b)に示す本発
明の一実施例の断面図が得られる。なお、ポリシリコン
3にP型の不純物を導入した場合は、第1図(b)に示
すようKP”/P−〜Nサブストレートダイオードをポ
リシリコン3の下に作製することが可能となり、入力保
護回路部分の占める面積がよシいっそう小さくなる。以
上の工程はすべてポリシリコン3を配線として用いる既
在の半導体装置作製プロセスに ・何ら手を加えること
なく実現することが可能である。
ルド二酸化シリコン膜2上のボンディングパッドが形成
される部分に、ボンディングパッド以上の大きさのポリ
シリコン層3を0.5μm程度形成し、その上に層間絶
縁膜4として例えばPEGやBPSGなどを約1μm生
成させる。しかる後この層間絶縁膜4にコンタクトホー
ルを開け、その上にボンディングパッド5を約1μm生
成ρ等で形成することにより、第1図(b)に示す本発
明の一実施例の断面図が得られる。なお、ポリシリコン
3にP型の不純物を導入した場合は、第1図(b)に示
すようKP”/P−〜Nサブストレートダイオードをポ
リシリコン3の下に作製することが可能となり、入力保
護回路部分の占める面積がよシいっそう小さくなる。以
上の工程はすべてポリシリコン3を配線として用いる既
在の半導体装置作製プロセスに ・何ら手を加えること
なく実現することが可能である。
以上説明したように、本発明は、半導体基板上に形成す
るボンディングパッド直下にポリシリコン層を設けるこ
とKより、 1、入力保護抵抗にパッド直下のポリシリコンを利用す
るため、入力保護抵抗のレイアウトスペースが不要。
るボンディングパッド直下にポリシリコン層を設けるこ
とKより、 1、入力保護抵抗にパッド直下のポリシリコンを利用す
るため、入力保護抵抗のレイアウトスペースが不要。
2、ポリシリコン層がボンディング時の衝撃緩衝層とし
て働くため、ボンディング時の衝撃による接合破壊を考
慮することなく回路機能部分のレイアウトが可能。
て働くため、ボンディング時の衝撃による接合破壊を考
慮することなく回路機能部分のレイアウトが可能。
3、本発明はポリシリコンを用いる半導体装置作製プロ
セスに何ら手を加えることなく実現可能。
セスに何ら手を加えることなく実現可能。
咎の効果が得られ、高集積化、ペレット面積縮少による
コストダウン、レイアウトの自由変向上等の効果がある
。
コストダウン、レイアウトの自由変向上等の効果がある
。
第1図(a)、 (b)、 (C)はそれぞれ本発明の
一実施例の平面図、断面図および等価回路図である。第
2図(al、 (b)はそれぞれ従来技術の平面図であ
る。 1・・・・・・N型半導体基板、2・・・・・・フィー
ルド酸化膜、3・・・・・・ポリシリコン、4・・・・
・・層間絶縁膜、5・・・・・・ボンディングパッド、
1o・・・・・・抵抗、11・・・・・・保護ダイオー
ド。 代理人 弁理士 内 原 晋 第1図 10律」L 第2図
一実施例の平面図、断面図および等価回路図である。第
2図(al、 (b)はそれぞれ従来技術の平面図であ
る。 1・・・・・・N型半導体基板、2・・・・・・フィー
ルド酸化膜、3・・・・・・ポリシリコン、4・・・・
・・層間絶縁膜、5・・・・・・ボンディングパッド、
1o・・・・・・抵抗、11・・・・・・保護ダイオー
ド。 代理人 弁理士 内 原 晋 第1図 10律」L 第2図
Claims (1)
- 半導体基板上に設けられたボンディングパッドの下に、
このボンディングパッド以上の大きさのポリシリコンが
形成されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62051305A JPS63217632A (ja) | 1987-03-05 | 1987-03-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62051305A JPS63217632A (ja) | 1987-03-05 | 1987-03-05 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63217632A true JPS63217632A (ja) | 1988-09-09 |
Family
ID=12883205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62051305A Pending JPS63217632A (ja) | 1987-03-05 | 1987-03-05 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63217632A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06204284A (ja) * | 1993-01-08 | 1994-07-22 | Nec Yamagata Ltd | 半導体装置 |
JP2008218818A (ja) * | 2007-03-06 | 2008-09-18 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-03-05 JP JP62051305A patent/JPS63217632A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06204284A (ja) * | 1993-01-08 | 1994-07-22 | Nec Yamagata Ltd | 半導体装置 |
JP2008218818A (ja) * | 2007-03-06 | 2008-09-18 | Toshiba Corp | 半導体装置 |
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