JPS6156458A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6156458A JPS6156458A JP17976584A JP17976584A JPS6156458A JP S6156458 A JPS6156458 A JP S6156458A JP 17976584 A JP17976584 A JP 17976584A JP 17976584 A JP17976584 A JP 17976584A JP S6156458 A JPS6156458 A JP S6156458A
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- 230000001681 protective effect Effects 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 8
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- 238000010276 construction Methods 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に係り、特に静電破壊防護対策が施
された半導体装置に関する。
された半導体装置に関する。
従来例の構成とその問題点
半導体装置に配設された外部リード端子と内部回路との
間に、保護ダイオードや保護抵抗を介在させ、半導体装
置を静電破壊から防護しようとする対策はすでに周知で
ある。
間に、保護ダイオードや保護抵抗を介在させ、半導体装
置を静電破壊から防護しようとする対策はすでに周知で
ある。
第１図は、ＰＮＰトランジスタのベース側が外部リード
端子に導出される回路構成に上記の対策を施した一実施
例を示す。図において、半導体装置１の中のトランジス
タ２１，３および抵抗４，５は、たとえば、人ＬＳ（人
ｄｖａｎｃｅｄ Ｌｏｗ ｐｏｗｅｒ−３ｃｈｏｔｔｋ
ｙ ） −Ｔ Ｔ Ｌの入力側に配置された回路の一部
を構成する。なお、６は人ＬＳ−ＴＴＬの入力端子を示
す。又、回路構成上、必須の前記回路素子群とは別に、
トランジスタ２のベースと外部リード端子６との間には
、保護ダイオード７および保護抵抗８が介在されること
が一般的である。
端子に導出される回路構成に上記の対策を施した一実施
例を示す。図において、半導体装置１の中のトランジス
タ２１，３および抵抗４，５は、たとえば、人ＬＳ（人
ｄｖａｎｃｅｄ Ｌｏｗ ｐｏｗｅｒ−３ｃｈｏｔｔｋ
ｙ ） −Ｔ Ｔ Ｌの入力側に配置された回路の一部
を構成する。なお、６は人ＬＳ−ＴＴＬの入力端子を示
す。又、回路構成上、必須の前記回路素子群とは別に、
トランジスタ２のベースと外部リード端子６との間には
、保護ダイオード７および保護抵抗８が介在されること
が一般的である。
すなわち、保護ダイオード７は特に負のサージ電圧に対
して、保護抵抗８は特に正のサージ電圧て対してそれぞ
れ防諜作用を有する。ＰＮ接合による素子分離法を用い
た半導体装置の場合には、Ｐ型半導体基板上にＮ型エピ
タキシャル層を形成シ、この中にトランジスタ２を形成
するならば、保護ダイオード７に相当するものが必然的
に形成されるので、保護ダイオード７を作るだめの島領
域を特如用意する必要がない。したがって保護抵抗８を
設けるだめの島領域を用意するだけでよい。
して、保護抵抗８は特に正のサージ電圧て対してそれぞ
れ防諜作用を有する。ＰＮ接合による素子分離法を用い
た半導体装置の場合には、Ｐ型半導体基板上にＮ型エピ
タキシャル層を形成シ、この中にトランジスタ２を形成
するならば、保護ダイオード７に相当するものが必然的
に形成されるので、保護ダイオード７を作るだめの島領
域を特如用意する必要がない。したがって保護抵抗８を
設けるだめの島領域を用意するだけでよい。
又、絶縁膜てよる素子分離法を用いた場合でも、トラン
ジスタ２のペース領域に相当するＮ型エピタキシャル層
と同エピタキシャル層上に、たとえば、アルミニウム（
Ａｌ ）や白金（Ｐｔ）などの金属を接触させた、いわ
ゆる、ショットキバリアダイオードを形成するならば、
トランジスタ２の島領域内に保護ダイオード了が形成で
きるので、これも又、島領域を用意することが不要であ
る。しかし、この絶縁膜素子分離法であっても、以然と
して、保護抵抗８を設けるための領域は必要である。
ジスタ２のペース領域に相当するＮ型エピタキシャル層
と同エピタキシャル層上に、たとえば、アルミニウム（
Ａｌ ）や白金（Ｐｔ）などの金属を接触させた、いわ
ゆる、ショットキバリアダイオードを形成するならば、
トランジスタ２の島領域内に保護ダイオード了が形成で
きるので、これも又、島領域を用意することが不要であ
る。しかし、この絶縁膜素子分離法であっても、以然と
して、保護抵抗８を設けるための領域は必要である。
このために、保護素子の半導体基板上に占める面積が増
大するという不都合が存在していた。
大するという不都合が存在していた。
発明の目的
本発明は、上記事情にかんがみてなされたものであり、
すなわち、静電破壊防護用素子の半導体基板上に占める
面積が最小限で形成できる半導体装置を提供する目的を
有する。
すなわち、静電破壊防護用素子の半導体基板上に占める
面積が最小限で形成できる半導体装置を提供する目的を
有する。
発明の構成
本発明は、要約するに、ＰＮＰトランジスタのペース側
が外部リード端子に導出され、加えて前記ペース側に静
電破壊防護用の保護ダイオードと保護抵抗が介在された
半導体装置において、前記保護ダイオードおよび保護抵
抗は、前記ＰＮＰ トランジスタの島領域内に一体的に
作り込まれている半導体装置であり、これによれば、前
記静電破壊防護用素子の半導体基板上に占める面積は最
小限に抑止される。
が外部リード端子に導出され、加えて前記ペース側に静
電破壊防護用の保護ダイオードと保護抵抗が介在された
半導体装置において、前記保護ダイオードおよび保護抵
抗は、前記ＰＮＰ トランジスタの島領域内に一体的に
作り込まれている半導体装置であり、これによれば、前
記静電破壊防護用素子の半導体基板上に占める面積は最
小限に抑止される。
実施例の説明
〒第２図は本発明の一実施例にかかる半導体装置の
断面図を示す。なお、以下の説明でさらにその内容が明
らかになろうが、第２図は、第１図示のトランジスタ２
．保護ダイオード７および保護抵抗８が一体的に作り込
まれたものを示す。まず、トランジスタ２を形成するに
は周知の製造方法でよい。すなわち、Ｐ型半導体基板９
上にＮ型埋込層１０２Ｌおよび１０ｂが形成されるが、
トランジスタ２のエミッタ領域１１とコレクタ領域１２
の直下部に埋込層１０＆を形成し、ベース電極取り出し
のためのＮ＋型領領域１３直下部には埋込層１ｏｂが互
いに離間して設けられたことに注目されたい。このよう
に構成するならば、トランジスタ２のペース側にはＮ型
エピタキシャル層１４による抵抗成分が介在されるもの
となる。この抵抗成分は、Ｎ型エピタキシャル層１４の
比抵抗とその厚みｔ、さらに埋込層１０ａと１０ｂとの
距離ｅによってほぼ定められる。こうして形成された抵
抗は、第１図示の保護抵抗８としての作用を有する。一
方、２ｇ１図示の保護ダイオード７を作るためには、こ
れもすでに周知であるが、トランジスタ２のベース領域
、すなわちエピタキシャル層１４をカソード、このエピ
タキシャル層上に接触させた金属層１５をアノードとす
る、いわゆるショットキバリアダイオ−ドを形成すれば
よい。第１図示の回路構成は、トランジスタ２のコレク
タと保護ダイオード７のアノードは共に接地電位である
ので、トランジスタ２のコレクタ領域１２の一部を金属
層１５で共通接続し、この接続点を接地すればよい。な
お、第２図の中で１６はトランジスタ２のペース電極で
ちり、この電極は外部リード端子６へ接続される。１７
はトランジスタ２の土ミッタ電極、１８は酸化膜、１っ
け素子分離用の絶縁膜である。以上のようにして、トラ
ンジスタ２の島領域内に、保護ダイオード７および保護
抵抗８が一体的に形成される。
〒第２図は本発明の一実施例にかかる半導体装置の
断面図を示す。なお、以下の説明でさらにその内容が明
らかになろうが、第２図は、第１図示のトランジスタ２
．保護ダイオード７および保護抵抗８が一体的に作り込
まれたものを示す。まず、トランジスタ２を形成するに
は周知の製造方法でよい。すなわち、Ｐ型半導体基板９
上にＮ型埋込層１０２Ｌおよび１０ｂが形成されるが、
トランジスタ２のエミッタ領域１１とコレクタ領域１２
の直下部に埋込層１０＆を形成し、ベース電極取り出し
のためのＮ＋型領領域１３直下部には埋込層１ｏｂが互
いに離間して設けられたことに注目されたい。このよう
に構成するならば、トランジスタ２のペース側にはＮ型
エピタキシャル層１４による抵抗成分が介在されるもの
となる。この抵抗成分は、Ｎ型エピタキシャル層１４の
比抵抗とその厚みｔ、さらに埋込層１０ａと１０ｂとの
距離ｅによってほぼ定められる。こうして形成された抵
抗は、第１図示の保護抵抗８としての作用を有する。一
方、２ｇ１図示の保護ダイオード７を作るためには、こ
れもすでに周知であるが、トランジスタ２のベース領域
、すなわちエピタキシャル層１４をカソード、このエピ
タキシャル層上に接触させた金属層１５をアノードとす
る、いわゆるショットキバリアダイオ−ドを形成すれば
よい。第１図示の回路構成は、トランジスタ２のコレク
タと保護ダイオード７のアノードは共に接地電位である
ので、トランジスタ２のコレクタ領域１２の一部を金属
層１５で共通接続し、この接続点を接地すればよい。な
お、第２図の中で１６はトランジスタ２のペース電極で
ちり、この電極は外部リード端子６へ接続される。１７
はトランジスタ２の土ミッタ電極、１８は酸化膜、１っ
け素子分離用の絶縁膜である。以上のようにして、トラ
ンジスタ２の島領域内に、保護ダイオード７および保護
抵抗８が一体的に形成される。
第３図（２Ｌ）は本発明のもう一つの実施例の平面図、
同（ｂ）はその人−入断面図を示す。なお、第２図と同
一個所は同じ番号を与えた。第３図は、埋込層１ｏの一
部である幅狭部２ｏを、トランジスタ２のエミッタ領域
１１およびコレクタ領域１２の直下部より、ペース電極
１６側に向けて設けた構造図である。このように構成す
るならば、トランジスタ２のベース側には、幅狭部２Ｏ
Ｋよる抵抗成分が介在され、この抵抗成分は、第１図示
の保護抵抗８として作用する。なお、幅狭部２ｏの抵抗
値はその層抵抗、長さおよび幅によって定められる。
同（ｂ）はその人−入断面図を示す。なお、第２図と同
一個所は同じ番号を与えた。第３図は、埋込層１ｏの一
部である幅狭部２ｏを、トランジスタ２のエミッタ領域
１１およびコレクタ領域１２の直下部より、ペース電極
１６側に向けて設けた構造図である。このように構成す
るならば、トランジスタ２のベース側には、幅狭部２Ｏ
Ｋよる抵抗成分が介在され、この抵抗成分は、第１図示
の保護抵抗８として作用する。なお、幅狭部２ｏの抵抗
値はその層抵抗、長さおよび幅によって定められる。
発明の効果
以上実施例で説明したように、本発明の半導体装置によ
れば、静電破壊防護用の保護ダイオードおよび保護抵抗
は、本来回路構成上必要なトランジスタの島領域内に一
体的に形成できるので、これらが半導体基板上に占める
面積は最小限に抑止され、その実用的効果は大きい。
れば、静電破壊防護用の保護ダイオードおよび保護抵抗
は、本来回路構成上必要なトランジスタの島領域内に一
体的に形成できるので、これらが半導体基板上に占める
面積は最小限に抑止され、その実用的効果は大きい。
第１図は、本発明を説明するために用いた回路図、第２
図は本発明の一実施例にかかる断面図、第３図は本発明
のもう一つの実施例を示し、同図、、（２Ｌ）は平面図
、同図（ｂ）はその断面図を示す。 １・・・・・・半導体装置、２，３・・・・・・トラン
ジスタ、４．５・・・・・・抵抗、６・・・・・・外部
リード端子、７・・・・・・保護ダイオード、８・・・
・・・保護抵抗、９・・・・・・Ｐ型半導体基板、１０
ａ、１０ｂ・・・・・・埋込層、１１・・・・・・エミ
ッタ領域、１２・・・・・・コレクタ領域、１３・・・
・・・Ｎ１領域、１４・・・・・・エピタキシャル層、
１５・・・・・・金属層、１６・・・・・・ペース電極
、１７・・・・・・エミッタ電極、１８・・・・・・酸
化膜、１９・・・・・・素子分離用絶縁膜、２゜・・・
・・・幅狭部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 １ＯｂｌＯユ ９
図は本発明の一実施例にかかる断面図、第３図は本発明
のもう一つの実施例を示し、同図、、（２Ｌ）は平面図
、同図（ｂ）はその断面図を示す。 １・・・・・・半導体装置、２，３・・・・・・トラン
ジスタ、４．５・・・・・・抵抗、６・・・・・・外部
リード端子、７・・・・・・保護ダイオード、８・・・
・・・保護抵抗、９・・・・・・Ｐ型半導体基板、１０
ａ、１０ｂ・・・・・・埋込層、１１・・・・・・エミ
ッタ領域、１２・・・・・・コレクタ領域、１３・・・
・・・Ｎ１領域、１４・・・・・・エピタキシャル層、
１５・・・・・・金属層、１６・・・・・・ペース電極
、１７・・・・・・エミッタ電極、１８・・・・・・酸
化膜、１９・・・・・・素子分離用絶縁膜、２゜・・・
・・・幅狭部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 １ＯｂｌＯユ ９
Claims (4)
- （１）ＰＮＰトランジスタのベース側が外部リード端子
に導出され、加えて前記ベース側に静電破壊防護用の保
護ダイオードと保護抵抗が介在され、前記保護ダイオー
ドおよび保護抵抗は、前記ＰＮＰトランジスタの島領域
内に一体的に作り込まれていることを特徴とする半導体
装置。 - （２）保護ダイオードは、ショットキバリアダイオード
であることを特徴とする特許請求の範囲第１項記載の半
導体装置。 - （３）保護抵抗は、エピタキシャル層で形成されたこと
を特徴とする特許請求の範囲第１項又は第２項記載の半
導体装置。 - （４）保護抵抗は、埋込層で形成されたことを特徴とす
る特許請求の範囲第１項又は第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17976584A JPS6156458A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17976584A JPS6156458A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156458A true JPS6156458A (ja) | 1986-03-22 |
Family
ID=16071492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17976584A Pending JPS6156458A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156458A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0775367A1 (en) * | 1994-07-28 | 1997-05-28 | California Micro Devices, Inc. | Semiconductor device with integrated rc network and schottky diode |
| WO1999017369A1 (de) * | 1997-09-30 | 1999-04-08 | Infineon Technologies Ag | Integrierte halbleiterschaltung mit schutzstruktur zum schutz vor elektrostatischer entladung |
| JP2012506630A (ja) * | 2008-10-24 | 2012-03-15 | エプコス アクチエンゲゼルシャフト | ｎ型ベースを有するバイポーラトランジスタ及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5172286A (ja) * | 1974-12-20 | 1976-06-22 | Fujitsu Ltd | Handotaisochi |
| JPS533071A (en) * | 1976-06-29 | 1978-01-12 | Nec Corp | Semiconductor device |
| JPS5988872A (ja) * | 1982-11-12 | 1984-05-22 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1984
- 1984-08-28 JP JP17976584A patent/JPS6156458A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5172286A (ja) * | 1974-12-20 | 1976-06-22 | Fujitsu Ltd | Handotaisochi |
| JPS533071A (en) * | 1976-06-29 | 1978-01-12 | Nec Corp | Semiconductor device |
| JPS5988872A (ja) * | 1982-11-12 | 1984-05-22 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0775367A1 (en) * | 1994-07-28 | 1997-05-28 | California Micro Devices, Inc. | Semiconductor device with integrated rc network and schottky diode |
| EP0775367A4 (en) * | 1994-07-28 | 2000-04-19 | Micro Devices Corp California | SEMICONDUCTOR ARRANGEMENT WITH INTEGRATED RC NETWORK AND SCHOTTKY DIODE |
| WO1999017369A1 (de) * | 1997-09-30 | 1999-04-08 | Infineon Technologies Ag | Integrierte halbleiterschaltung mit schutzstruktur zum schutz vor elektrostatischer entladung |
| US6441437B1 (en) | 1997-09-30 | 2002-08-27 | Infineon Technologies Ag | Integrated semiconductor circuit with protective structure for protection against electrostatic discharge |
| JP2012506630A (ja) * | 2008-10-24 | 2012-03-15 | エプコス アクチエンゲゼルシャフト | ｎ型ベースを有するバイポーラトランジスタ及びその製造方法 |
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