JPS63211764A - 縦形半導体装置およびその製造方法 - Google Patents
縦形半導体装置およびその製造方法Info
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- JPS63211764A JPS63211764A JP62043176A JP4317687A JPS63211764A JP S63211764 A JPS63211764 A JP S63211764A JP 62043176 A JP62043176 A JP 62043176A JP 4317687 A JP4317687 A JP 4317687A JP S63211764 A JPS63211764 A JP S63211764A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はスイッチングあるいは増幅を目的とした縦形半
導体装置およびその製造方法に関するものであり、特に
微細化および高性能化の技術に関するものである。
導体装置およびその製造方法に関するものであり、特に
微細化および高性能化の技術に関するものである。
（従来の技術）
ＭＩＳ型半導体装置のうち、特にＭＯＳ ＦＥＴは低耐
圧、低電力デバイスと従来考えられていたが、最近の半
導体製造技術あるいは回路設計技術等の発展に伴い、高
耐圧、大電力設計が可能４なり、現在ではパワーデバイ
スとしてその地位を確保するに至っている。
圧、低電力デバイスと従来考えられていたが、最近の半
導体製造技術あるいは回路設計技術等の発展に伴い、高
耐圧、大電力設計が可能４なり、現在ではパワーデバイ
スとしてその地位を確保するに至っている。
かかる高耐圧パワーＭＯ３ＦＥＴの代表的なものとして
■オフセットゲート構造、■Ｖ−Ｇｒｏｏｖｅあるいは
Ｕ−Ｇｒｏｏｖｅ構造、■ＤＳＡ （Ｄｉｆｆｕｓｉｏ
ｎ ５ｅｌｆ−八ｌ ｉｇｎｍｅ−ｎｔ）構造等が知ら
れているが、このうち製造技術、高性能化の点で有利な
従来のＤＳＡ構造のパワーＭＯ３ＦＥＴ （以下Ｏ３Ａ
ＭＯＳと称する）の電極形成後の平面図と、この平面
図におけるＡ−Ａ線方向の断面゛構造図を第２図（ａ）
および（ｂ）に示し、また、その順次の製造工程におけ
る断面構造を第３図（ａ）乃至（ｆ）に示す。ただし、
第２図（ａ）ではソース電極は省いである。
■オフセットゲート構造、■Ｖ−Ｇｒｏｏｖｅあるいは
Ｕ−Ｇｒｏｏｖｅ構造、■ＤＳＡ （Ｄｉｆｆｕｓｉｏ
ｎ ５ｅｌｆ−八ｌ ｉｇｎｍｅ−ｎｔ）構造等が知ら
れているが、このうち製造技術、高性能化の点で有利な
従来のＤＳＡ構造のパワーＭＯ３ＦＥＴ （以下Ｏ３Ａ
ＭＯＳと称する）の電極形成後の平面図と、この平面
図におけるＡ−Ａ線方向の断面゛構造図を第２図（ａ）
および（ｂ）に示し、また、その順次の製造工程におけ
る断面構造を第３図（ａ）乃至（ｆ）に示す。ただし、
第２図（ａ）ではソース電極は省いである。
Ｏ３Ａ ＭＯＳは二重拡散によりチャンネルを形成する
もので、ゲート酸化膜５ａを介して形成された格子状の
ゲート多結晶シリコン膜６に囲まれた同一の拡散窓を介
してチャンネル領域を形成するための不純物拡散（ｐ型
半導体層４）と、ソース領域を形成するための不純物拡
散（ｎ”型半導体層８）とを行っているのが特徴である
。この場合、チャンネル長さはｐ型半導体層４とｎ＋型
型溝導体層８の拡散深さの差で決まる。絶縁膜５ｄ上に
形成したソース電極９はソース領域を形成するｎ＋型型
溝導体層８チャンネル領域を形成するｐ型半導体層４（
あるいはｐ＋型型溝導体層３との両方にオーミック接触
している。ゲート電極形状は格子状のものとストライプ
状のものとが一般的であるが、ここでは格子状のものを
示す。ｎ＋＋半導体基板１がドレイン領域であり、その
上にｎ型エピタキシャル成長層２を堆積させたｎオンｎ
＋構造となっている。ドレイン電極は図示していないが
チップ裏面に形成されており、ゲート・ソース間に正の
電圧を加えてチャンネルをオンさせると電流は基板１よ
り縦方向に流れ、チャンネル領域４を通ってソース領域
８に流れ込む。なお、第２図（ａ）における破線は各セ
ルを構成する多結晶シリコン膜パターン６の開口の輪郭
を示すものである。
もので、ゲート酸化膜５ａを介して形成された格子状の
ゲート多結晶シリコン膜６に囲まれた同一の拡散窓を介
してチャンネル領域を形成するための不純物拡散（ｐ型
半導体層４）と、ソース領域を形成するための不純物拡
散（ｎ”型半導体層８）とを行っているのが特徴である
。この場合、チャンネル長さはｐ型半導体層４とｎ＋型
型溝導体層８の拡散深さの差で決まる。絶縁膜５ｄ上に
形成したソース電極９はソース領域を形成するｎ＋型型
溝導体層８チャンネル領域を形成するｐ型半導体層４（
あるいはｐ＋型型溝導体層３との両方にオーミック接触
している。ゲート電極形状は格子状のものとストライプ
状のものとが一般的であるが、ここでは格子状のものを
示す。ｎ＋＋半導体基板１がドレイン領域であり、その
上にｎ型エピタキシャル成長層２を堆積させたｎオンｎ
＋構造となっている。ドレイン電極は図示していないが
チップ裏面に形成されており、ゲート・ソース間に正の
電圧を加えてチャンネルをオンさせると電流は基板１よ
り縦方向に流れ、チャンネル領域４を通ってソース領域
８に流れ込む。なお、第２図（ａ）における破線は各セ
ルを構成する多結晶シリコン膜パターン６の開口の輪郭
を示すものである。
次に、第３図（ａ）乃至（ｆ）を用いて従来のＯ３ＡＭ
Ｏ３の製造工程を説明する。ｎ゛型半導体基板１上にｎ
型エピタキシャル成長層２を、例えば比抵抗１０〜２５
ΩＣｍ、厚さ３０〜６０μｍに形成後、表面からｐ＋型
型溝導体層３形成する。その後、ゲート酸化膜５ａを約
１０００人の厚さに形成した様子を第３図（ａ）に示す
。
Ｏ３の製造工程を説明する。ｎ゛型半導体基板１上にｎ
型エピタキシャル成長層２を、例えば比抵抗１０〜２５
ΩＣｍ、厚さ３０〜６０μｍに形成後、表面からｐ＋型
型溝導体層３形成する。その後、ゲート酸化膜５ａを約
１０００人の厚さに形成した様子を第３図（ａ）に示す
。
次に多結晶シリコン膜６を、例えば６０００人の厚さに
堆積した後選択的にパターニングし、この多結晶シリコ
ン膜パターンをマスクにしてイオン注入を施し、チャン
ネル領域となるｐ型半導体層４を自己整合的に形成する
。この様子を第３図（ｂ）に示す。
堆積した後選択的にパターニングし、この多結晶シリコ
ン膜パターンをマスクにしてイオン注入を施し、チャン
ネル領域となるｐ型半導体層４を自己整合的に形成する
。この様子を第３図（ｂ）に示す。
続いてフォト・エツチング技術にてフォトレジスト７を
用いて、ソース領域となるｎ＋型型半体体層８形成すべ
き予定部に選択的に開口を形成した様子を第３図（Ｃ）
に示す。
用いて、ソース領域となるｎ＋型型半体体層８形成すべ
き予定部に選択的に開口を形成した様子を第３図（Ｃ）
に示す。
次にソース領域となるｎ゛型 半導体層８および酸化膜
５ｂを形成しく第３図（ｄ） に図示）、その上にＣＶ
Ｄ法にてＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜５Ｃを約８０００人の厚さに堆積した様
子を第３図（ｅ）に示す。第２図（ｂ）ではこの酸化膜
５ｂとＰＳＧ膜５Ｃを合わせて第２絶縁膜５ｄとして示
しである。
５ｂを形成しく第３図（ｄ） に図示）、その上にＣＶ
Ｄ法にてＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜５Ｃを約８０００人の厚さに堆積した様
子を第３図（ｅ）に示す。第２図（ｂ）ではこの酸化膜
５ｂとＰＳＧ膜５Ｃを合わせて第２絶縁膜５ｄとして示
しである。
次に、各種熱処理を施した後に酸化膜５ｂおよびＰＳＧ
膜５Ｃに電極取り出し開口部１０ａを形成し、アルミニ
ウム（Ａｊ２）電極９を形成することによってソース・
ドレイン間耐圧Ｖ６３．が２００〜６００ｖ程度のＤＳ
Ａ Ｉ、Ｉｎｓ ＦＢＴが完成する。この様子を第３図
（ｆ）に示す。
膜５Ｃに電極取り出し開口部１０ａを形成し、アルミニ
ウム（Ａｊ２）電極９を形成することによってソース・
ドレイン間耐圧Ｖ６３．が２００〜６００ｖ程度のＤＳ
Ａ Ｉ、Ｉｎｓ ＦＢＴが完成する。この様子を第３図
（ｆ）に示す。
一般的にＭＯＳ ＦＥＴは少数キャリアの蓄積がないた
め高速スイッチングが可能でドレイン電流が負の温度係
数を持つため熱的安定性が高い等大電力用素子として長
所を持っている反面、バイポーラ型トランジスタと比較
した場合多数キャリア素子であるため高耐圧化と大電力
化の相反関係が著しく、高耐圧化に必要な基板抵抗層が
そのまま飽和電圧の上昇に結びつき、同一チップ面積で
はオン抵抗が大きくなるという欠点があった。かかる問
題を解決するためにはＦＢＴの電力通路の抵抗、特にド
レイン抵抗の低減を図ることが必要である。
め高速スイッチングが可能でドレイン電流が負の温度係
数を持つため熱的安定性が高い等大電力用素子として長
所を持っている反面、バイポーラ型トランジスタと比較
した場合多数キャリア素子であるため高耐圧化と大電力
化の相反関係が著しく、高耐圧化に必要な基板抵抗層が
そのまま飽和電圧の上昇に結びつき、同一チップ面積で
はオン抵抗が大きくなるという欠点があった。かかる問
題を解決するためにはＦＢＴの電力通路の抵抗、特にド
レイン抵抗の低減を図ることが必要である。
換言すれば、いかにドレインの面積効率を上げるかとい
うことであり、このためには微細加工技術を駆使して最
良パターン設計を行わなければならない。これらを満足
させる構造として一般的にはＤＳＡ ＭＯ３′ＦＢＴが
採用されている。
うことであり、このためには微細加工技術を駆使して最
良パターン設計を行わなければならない。これらを満足
させる構造として一般的にはＤＳＡ ＭＯ３′ＦＢＴが
採用されている。
（発明が解決しようとする問題点）
しかしながら従来のＤＳＡ ＭＯＳ ＦＢＴの構造は必
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスｇつも大きなものが得ら
れる。
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスｇつも大きなものが得ら
れる。
これらがひいてはオン抵抗の低減化を可能にする最大の
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長くするかが、最大の目標であった。
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長くするかが、最大の目標であった。
上述した従来のＤＳＡ ＭＯＳ ＦＢＴではチャンネル
領域とソース領域を二重拡散で形成しているため、チャ
ンネル領域が表面に沿う方向に見て不純物濃度勾配を有
することになり、その結果ソース領域の拡散の深さの不
均一性によってゲートしきい値電圧が変動することにな
る。このため、チャンネル領域を、例えば４〜５μｍと
深くし、ソース領域を１μｍと浅く形成して濃度勾配に
影響されないようにしている。しかしながら、このよう
にチャンネル領域が深くなると相互コンダクタンスｇ１
が小さくなってオン抵抗を低くすることができず、その
ためスイッチングスピードが高速とならない欠点があっ
た。
領域とソース領域を二重拡散で形成しているため、チャ
ンネル領域が表面に沿う方向に見て不純物濃度勾配を有
することになり、その結果ソース領域の拡散の深さの不
均一性によってゲートしきい値電圧が変動することにな
る。このため、チャンネル領域を、例えば４〜５μｍと
深くし、ソース領域を１μｍと浅く形成して濃度勾配に
影響されないようにしている。しかしながら、このよう
にチャンネル領域が深くなると相互コンダクタンスｇ１
が小さくなってオン抵抗を低くすることができず、その
ためスイッチングスピードが高速とならない欠点があっ
た。
このような欠点を除去するために、本発明者は特開昭６
１−１５８１８０号および同６１−１５８１８１号公報
に記載されているように不純物のイオン注入によってチ
ャンネル領域を形成することを提案している。
１−１５８１８０号および同６１−１５８１８１号公報
に記載されているように不純物のイオン注入によってチ
ャンネル領域を形成することを提案している。
例えば特開昭６１−１５８１８０号公報においてはゲー
ト多結晶シリコンパターンの上にオーバーハング状に絶
縁膜を形成し、チャンネル領域形成のためのイオン注入
はこの絶縁膜を透して行い、ソース領域形成のためのイ
オン注入は絶縁膜をマスクとして行うことによってチャ
ンネル領域を浅くしかも均一な不純物濃度で形成するよ
うにしている。また、特開昭６１−１５８１８１号公報
では、ゲート多結晶シリコンパターンの上に選択的にマ
スクを形成してチャンネル領域形成のためのイオン注入
を行い、次にゲート多結晶シリコンパターンをマスクと
してソース領域形成のためのイオン注入を行って不純物
濃度が均一で浅いチャンネル領域を形成するようにして
いる。
ト多結晶シリコンパターンの上にオーバーハング状に絶
縁膜を形成し、チャンネル領域形成のためのイオン注入
はこの絶縁膜を透して行い、ソース領域形成のためのイ
オン注入は絶縁膜をマスクとして行うことによってチャ
ンネル領域を浅くしかも均一な不純物濃度で形成するよ
うにしている。また、特開昭６１−１５８１８１号公報
では、ゲート多結晶シリコンパターンの上に選択的にマ
スクを形成してチャンネル領域形成のためのイオン注入
を行い、次にゲート多結晶シリコンパターンをマスクと
してソース領域形成のためのイオン注入を行って不純物
濃度が均一で浅いチャンネル領域を形成するようにして
いる。
しかしながら、これらの方法ではゲート多結晶シリコン
パターンがイオン注入のためのマスクとして作用してい
るため、このゲート多結晶シリコンパターンはソース領
域の上方まで延在させることはできず、ゲート多結晶シ
リコンパターンは薄いゲート酸化膜を介してエピタキシ
ャル層の表面上に形成せざるを得ない。一方、ゲート多
結晶シリコンパターンのエッヂでは電界集中が起こり易
いが、これによって薄いゲート酸化膜が破壊され、ゲー
トソース間で短絡が生じたり、ゲートしきい値電圧より
も低いゲート電圧で電流が流れるような事態が生ずる欠
点がある。
パターンがイオン注入のためのマスクとして作用してい
るため、このゲート多結晶シリコンパターンはソース領
域の上方まで延在させることはできず、ゲート多結晶シ
リコンパターンは薄いゲート酸化膜を介してエピタキシ
ャル層の表面上に形成せざるを得ない。一方、ゲート多
結晶シリコンパターンのエッヂでは電界集中が起こり易
いが、これによって薄いゲート酸化膜が破壊され、ゲー
トソース間で短絡が生じたり、ゲートしきい値電圧より
も低いゲート電圧で電流が流れるような事態が生ずる欠
点がある。
本発明は上述した点に鑑みて為されたもので、チャンネ
ル領域に不純物濃度勾配をなくしてゲートしきい値電圧
を安定とし、しかもゲート多結晶シリコンパターンのエ
ッ°ヂ付近に厚い絶縁膜を設けてエッヂ部での電界集中
による破壊をなくすことができ、さらにソース領域の上
に多結晶シリコンパターンを設けることによりソース領
域の表面濃度を高くし、その結果としてオン抵抗を低く
することができるとともにこの多結晶シリコンパターン
を配線に利用することによってパターンの微細化が可能
となり、チャンネル幅を長くしてオン抵抗を一層低くす
ることができる縦形半導体装置およびその製造方法を提
供しようとするものである。
ル領域に不純物濃度勾配をなくしてゲートしきい値電圧
を安定とし、しかもゲート多結晶シリコンパターンのエ
ッ°ヂ付近に厚い絶縁膜を設けてエッヂ部での電界集中
による破壊をなくすことができ、さらにソース領域の上
に多結晶シリコンパターンを設けることによりソース領
域の表面濃度を高くし、その結果としてオン抵抗を低く
することができるとともにこの多結晶シリコンパターン
を配線に利用することによってパターンの微細化が可能
となり、チャンネル幅を長くしてオン抵抗を一層低くす
ることができる縦形半導体装置およびその製造方法を提
供しようとするものである。
（問題点を解決するための手段）
本発明の縦形半導体装置は、凹部を有する一導電型の半
導体基体と、この半導体基体の表面に、前記凹部を囲む
ように凹部よりも深く形成された逆導電型の第１の半導
体領域と、この第１半導体領域内に形成された一導電型
の第２の半導体領域と、この第２半導体領域上に形成さ
れた半導体膜または導電体膜より成る第１の導体パター
ンと、前記半導体基体の凹部全体の上および前記第１導
体パターンの一部分の上に形成された第１の絶縁膜と、
この第１絶縁膜上に、前記第１導体パターンと部分的に
重なるように形成された半導体膜または導電体膜より成
る第２の導体パターンと、この第２導体パターンの上に
形成された第２の絶縁膜と、この第２絶縁膜上に、前記
第１導体バクーンと接続するように形成された金属電極
膜とを具゛えることを特徴とするものである。
導体基体と、この半導体基体の表面に、前記凹部を囲む
ように凹部よりも深く形成された逆導電型の第１の半導
体領域と、この第１半導体領域内に形成された一導電型
の第２の半導体領域と、この第２半導体領域上に形成さ
れた半導体膜または導電体膜より成る第１の導体パター
ンと、前記半導体基体の凹部全体の上および前記第１導
体パターンの一部分の上に形成された第１の絶縁膜と、
この第１絶縁膜上に、前記第１導体パターンと部分的に
重なるように形成された半導体膜または導電体膜より成
る第２の導体パターンと、この第２導体パターンの上に
形成された第２の絶縁膜と、この第２絶縁膜上に、前記
第１導体バクーンと接続するように形成された金属電極
膜とを具゛えることを特徴とするものである。
さらに本発明による縦形半導体装置の製造方法は、一導
電型の半導体基体の表面に一様に逆導電型の不純物をイ
オン注入する工程と、この半導体基体表面上に、一導電
型の不純物を含む多結晶半導体膜より成る第１導体パタ
ーンを部分的に形成する工程と、この第１導体パターン
の上にオーバーハング状にマスクを形成する工程と、こ
のマスクを介して前記半導体基体表面を、そこにイオン
注入した不純物のレベルよりも深く除去して凹部を形成
する工程と、全体を熱処理して前記イオン注入した不純
物を半導体基体中に拡散させて前記凹部よりも深い逆導
電型の第１半導体領域を形成するとともに前記多結晶半
導体パターンから一導電型の不純物を半導体基体中に拡
散させて前記第１半導体領域内に一導電型の第２半導体
領域を形成する工程と、前記半導体基体の凹部の表面全
体および前記第１導体パターンの一部分の上に第１の絶
縁膜を形成する工程と、この第１絶縁膜上に、半導体膜
または導電体膜より成る第２の導体パターンを形成する
工程と、この第２導体パターン上に第２の絶縁膜を形成
する工程と、この第２絶縁膜上に、前記第１導体パター
ンと接触するように金属電極膜を形成する工程とを具え
ることを特徴とするものである。
電型の半導体基体の表面に一様に逆導電型の不純物をイ
オン注入する工程と、この半導体基体表面上に、一導電
型の不純物を含む多結晶半導体膜より成る第１導体パタ
ーンを部分的に形成する工程と、この第１導体パターン
の上にオーバーハング状にマスクを形成する工程と、こ
のマスクを介して前記半導体基体表面を、そこにイオン
注入した不純物のレベルよりも深く除去して凹部を形成
する工程と、全体を熱処理して前記イオン注入した不純
物を半導体基体中に拡散させて前記凹部よりも深い逆導
電型の第１半導体領域を形成するとともに前記多結晶半
導体パターンから一導電型の不純物を半導体基体中に拡
散させて前記第１半導体領域内に一導電型の第２半導体
領域を形成する工程と、前記半導体基体の凹部の表面全
体および前記第１導体パターンの一部分の上に第１の絶
縁膜を形成する工程と、この第１絶縁膜上に、半導体膜
または導電体膜より成る第２の導体パターンを形成する
工程と、この第２導体パターン上に第２の絶縁膜を形成
する工程と、この第２絶縁膜上に、前記第１導体パター
ンと接触するように金属電極膜を形成する工程とを具え
ることを特徴とするものである。
（作 用）
上述した本発明の縦形半導体装置においては、チャンネ
ル領域を構成する第１半導体領域はイオン注入によって
形成できるので浅く形成しても不純物濃度を均一とする
ことができ、したがってゲートシきい値電圧を安定とす
ることができるとともに相互コンダクタンスｇ、を大き
くすることができ、スイッチング・スピードを向上する
ことができる。また、ゲート電極パターンを構成する第
２の導体パターンは第１絶縁膜を介して第１の導体パタ
ーン上に部分的に延在させるのでゲート電極パターンの
エッヂで電界集中が起こっても絶縁破壊される恐れがな
くなる。特に、第１の導体パターン上の第１絶縁膜を厚
く形成する場合には、絶縁破壊はより確実に防止される
ことになる。また、ソースまたはドレイン領域として作
用する一導電型の第２半導体領域の上には一導電型の不
純物を含む多結晶半導体パターンが存在しているため、
この第２半導体領域の表面濃度を高くすることができ、
そのため特性面でオン抵抗を低くすることができる。ま
た、この多結晶半導体パターンは配線に使用することが
できるため、パターンの微細化が可能となり、チャンネ
ル幅をより長くすることができ、オン抵抗の低減化が図
れる。
ル領域を構成する第１半導体領域はイオン注入によって
形成できるので浅く形成しても不純物濃度を均一とする
ことができ、したがってゲートシきい値電圧を安定とす
ることができるとともに相互コンダクタンスｇ、を大き
くすることができ、スイッチング・スピードを向上する
ことができる。また、ゲート電極パターンを構成する第
２の導体パターンは第１絶縁膜を介して第１の導体パタ
ーン上に部分的に延在させるのでゲート電極パターンの
エッヂで電界集中が起こっても絶縁破壊される恐れがな
くなる。特に、第１の導体パターン上の第１絶縁膜を厚
く形成する場合には、絶縁破壊はより確実に防止される
ことになる。また、ソースまたはドレイン領域として作
用する一導電型の第２半導体領域の上には一導電型の不
純物を含む多結晶半導体パターンが存在しているため、
この第２半導体領域の表面濃度を高くすることができ、
そのため特性面でオン抵抗を低くすることができる。ま
た、この多結晶半導体パターンは配線に使用することが
できるため、パターンの微細化が可能となり、チャンネ
ル幅をより長くすることができ、オン抵抗の低減化が図
れる。
（実施例）
第１図（ａ）〜（ｆ）は本発明による縦形半導体装置の
一実施例を製造する方法の順次の製造工程における断面
図である。
一実施例を製造する方法の順次の製造工程における断面
図である。
先ず、第１図（ａ）に示すように、ｎ型不純物を高濃度
にドープしたｎ゛型シリコン基板１１上に比抵抗が１〜
２Ω−ｃｍのｎ型エピタキシャルシリコ７層１２を約１
０〜１５μｍの厚さに堆積してｎオンｎ゛構造の半導体
基体を構成する。このｎ型エピタキシャル層１２の表面
には、例えば１０００人程度０酸化膜１３を形成し、そ
の後選択的にｐ゛型、半導体層１４を拡散により形成す
る。また、酸化膜１３を介してｐ型不純物、例えばボロ
ンをイオン注入する。このように注入されたボロンイオ
ンを符号１５で示す。
にドープしたｎ゛型シリコン基板１１上に比抵抗が１〜
２Ω−ｃｍのｎ型エピタキシャルシリコ７層１２を約１
０〜１５μｍの厚さに堆積してｎオンｎ゛構造の半導体
基体を構成する。このｎ型エピタキシャル層１２の表面
には、例えば１０００人程度０酸化膜１３を形成し、そ
の後選択的にｐ゛型、半導体層１４を拡散により形成す
る。また、酸化膜１３を介してｐ型不純物、例えばボロ
ンをイオン注入する。このように注入されたボロンイオ
ンを符号１５で示す。
次に、酸化膜１３を除去した後、ｎ型不純物を多情にド
ープした多結晶シリコン層１６を約５０００への厚さに
形成し、続いてマスク材、例えばフォトレジスト膜１７
をマスクとしてｎ＋型多結晶シリコン膜１６を選択的に
バターニングした様子を第１図（ハ）に示す。この場合
、ｎ“型多結晶シリコン膜１６はアンダーエッチされ、
フォトレジストより成るマスク層１７はオーバーハング
した状態となる。この実施例ではマスク層１７をフォト
レジストを以て構成するが、ＣＶＤ−ＰＳＧ、 ５ＩＤ
２あるいは５１３Ｎ４などの耐エツチング材料で形成す
ることもできる。また、多結晶シリコン膜１６にはｎ型
不純物を多量にドープしたが、不純物を含まないアンド
−ブト多結晶シリコンを一旦形成した後不純物をドープ
することもできる。
ープした多結晶シリコン層１６を約５０００への厚さに
形成し、続いてマスク材、例えばフォトレジスト膜１７
をマスクとしてｎ＋型多結晶シリコン膜１６を選択的に
バターニングした様子を第１図（ハ）に示す。この場合
、ｎ“型多結晶シリコン膜１６はアンダーエッチされ、
フォトレジストより成るマスク層１７はオーバーハング
した状態となる。この実施例ではマスク層１７をフォト
レジストを以て構成するが、ＣＶＤ−ＰＳＧ、 ５ＩＤ
２あるいは５１３Ｎ４などの耐エツチング材料で形成す
ることもできる。また、多結晶シリコン膜１６にはｎ型
不純物を多量にドープしたが、不純物を含まないアンド
−ブト多結晶シリコンを一旦形成した後不純物をドープ
することもできる。
次に、フォトレジスト膜１７をマスクとしてエピタキシ
ャル層１２の表面に、リアクティブ・イオン・エツチン
グ（ＲＩＢ）等の異方性エツチングを施し、開口内にあ
るエピタキシャル層１２０表面に注入されたボロンイオ
ン１５を除去するように凹部１２ａを形成する。この様
子を第１図（Ｃ）に示す。
ャル層１２の表面に、リアクティブ・イオン・エツチン
グ（ＲＩＢ）等の異方性エツチングを施し、開口内にあ
るエピタキシャル層１２０表面に注入されたボロンイオ
ン１５を除去するように凹部１２ａを形成する。この様
子を第１図（Ｃ）に示す。
次にフォトレジスト膜１７を除去した後エピタキシャル
層１２の凹部１２ａの表面および多結晶シリコン膜パタ
ーン１６の表面に５００〜１０００人の厚さのゲート酸
化膜１８を形成する。この熱酸化処理中、ボロンイオン
１５はエピタキシャル層１２内に拡散してｐ型チャンネ
ル領域１９が形成されるととも多結晶シリコン膜１６か
らｎ型不純物がエピタキシャル層１２中に拡散してｎ゛
型ソース領域２０が同時に形成される。また、この熱酸
化中、多結晶シリコン膜パターン１６の表面に形成され
る酸化膜の厚さは、エピタキシャル＠１２の凹部１２＆
の表面に形成される酸化膜の厚さの２倍程度と厚くなる
。この多結晶シリコン膜パターン１６上の酸化膜をさら
に厚くするために、全体をウェットエツチングした後、
凹部１２ａの上の酸化膜が消滅するようにエツチングし
、さらに熱酸化により凹部の表面にゲート酸化膜を形成
することもできる。このような方法では、多結晶シリコ
ン上には、ウェット酸化により単結晶シリコン上よりも
遥かに厚い（１００倍程厚い）酸化膜が形成できるので
、多結晶シリコンパターン１６上にきわめて厚い酸化膜
を形成することができる。
層１２の凹部１２ａの表面および多結晶シリコン膜パタ
ーン１６の表面に５００〜１０００人の厚さのゲート酸
化膜１８を形成する。この熱酸化処理中、ボロンイオン
１５はエピタキシャル層１２内に拡散してｐ型チャンネ
ル領域１９が形成されるととも多結晶シリコン膜１６か
らｎ型不純物がエピタキシャル層１２中に拡散してｎ゛
型ソース領域２０が同時に形成される。また、この熱酸
化中、多結晶シリコン膜パターン１６の表面に形成され
る酸化膜の厚さは、エピタキシャル＠１２の凹部１２＆
の表面に形成される酸化膜の厚さの２倍程度と厚くなる
。この多結晶シリコン膜パターン１６上の酸化膜をさら
に厚くするために、全体をウェットエツチングした後、
凹部１２ａの上の酸化膜が消滅するようにエツチングし
、さらに熱酸化により凹部の表面にゲート酸化膜を形成
することもできる。このような方法では、多結晶シリコ
ン上には、ウェット酸化により単結晶シリコン上よりも
遥かに厚い（１００倍程厚い）酸化膜が形成できるので
、多結晶シリコンパターン１６上にきわめて厚い酸化膜
を形成することができる。
続いて、ゲート酸化膜１８の上に多結晶シリコン膜を約
５０００人の厚さに堆積し、ｐ型またはｎ型の不純物を
多量にドープし、さらに選択的にパターニングしてゲー
ト多結晶シリコンパターン２１を形成した様子を第１図
（ｅ）に示す。尚、このゲート多結晶シリコンパターン
２１は、先に形成したｎ゛型のソース多結晶シリコンパ
ターン１６の上に厚い酸化膜１８を介して部分的に重な
るようにバターニングする。
５０００人の厚さに堆積し、ｐ型またはｎ型の不純物を
多量にドープし、さらに選択的にパターニングしてゲー
ト多結晶シリコンパターン２１を形成した様子を第１図
（ｅ）に示す。尚、このゲート多結晶シリコンパターン
２１は、先に形成したｎ゛型のソース多結晶シリコンパ
ターン１６の上に厚い酸化膜１８を介して部分的に重な
るようにバターニングする。
次に、ゲート多結晶シリコンパターン２１の上に、ＣＶ
Ｄ−３ｉＯ□まりＬＬＰｓＧより成る絶縁膜２２を約３
０００〜５０００への厚さに形成した後、ソース電極と
して作用するアルミニウムより成る金属電極膜２３を４
μｍ程度の厚さに形成した様子を第１図（ｆ）に示す。
Ｄ−３ｉＯ□まりＬＬＰｓＧより成る絶縁膜２２を約３
０００〜５０００への厚さに形成した後、ソース電極と
して作用するアルミニウムより成る金属電極膜２３を４
μｍ程度の厚さに形成した様子を第１図（ｆ）に示す。
なお、第１図（ｆ）では示していないが、ｎ＋型シリコ
ン基板１１の裏面にはドレイン電極膜を形成して縦形Ｍ
Ｏ３ＦＢＴを完成する。
ン基板１１の裏面にはドレイン電極膜を形成して縦形Ｍ
Ｏ３ＦＢＴを完成する。
本発明は上述した実施例に限定されるものではなく幾多
の変更や変形が可能である。例えば上述した実施例では
ゲート電極材料を多結晶シリコンとしたが、これに限ら
れるものではなく 、ＭＯＩ Ｎｌ。
の変更や変形が可能である。例えば上述した実施例では
ゲート電極材料を多結晶シリコンとしたが、これに限ら
れるものではなく 、ＭＯＩ Ｎｌ。
Ｃｒ、 Ｔｉ等の高融点金属や、モリブデンシリサイド
、ニッケルシリサイド、白金シリサイド等の高融点金属
化合物とすることもできる。また、ｎ導電型とｎ導電型
とは反対としてもよい。さらに、上述した実施例ではエ
ピタキシャル層表面にソース領域を形成し、ｎ＋型基板
をドレイン領域としたが、この関係を逆にすることもで
きる。また、上述した実施例ではチャンネル領域を構成
するｐ型半導体層と一体的にｐ゛゛半導体層を形成した
が、このｐ゛゛半導体層は必ずしも必要ではない。
、ニッケルシリサイド、白金シリサイド等の高融点金属
化合物とすることもできる。また、ｎ導電型とｎ導電型
とは反対としてもよい。さらに、上述した実施例ではエ
ピタキシャル層表面にソース領域を形成し、ｎ＋型基板
をドレイン領域としたが、この関係を逆にすることもで
きる。また、上述した実施例ではチャンネル領域を構成
するｐ型半導体層と一体的にｐ゛゛半導体層を形成した
が、このｐ゛゛半導体層は必ずしも必要ではない。
（発明の効果）
上述した本発明の効果を要約すると次の通りである。
（１）従来のＯ３八〇〇Ｓ ＦＰ、Ｔのように２重拡散
によってチャンネル領域を形成せずに、半導体基体の表
面から不純物をイオン注入することによってチャンネル
領域を形成しているので、チャンネル領域には不純物濃
度勾配がなく、ゲートしきい値電圧が変動する恐れはな
い。
によってチャンネル領域を形成せずに、半導体基体の表
面から不純物をイオン注入することによってチャンネル
領域を形成しているので、チャンネル領域には不純物濃
度勾配がなく、ゲートしきい値電圧が変動する恐れはな
い。
（２）上述したようにチャンネル領域の表面に濃度勾配
がないため、チャンネル長さをきわめて短くすることが
でき、その結果としてスイッチング・スピー・ドが向上
する。
がないため、チャンネル長さをきわめて短くすることが
でき、その結果としてスイッチング・スピー・ドが向上
する。
（３） ソースまたはドレイン領域の上に多結晶シリ
コンパターンが存在し、さらにその上に厚い絶縁膜を介
してゲート多結晶シリコンパターンが存在しているため
、ゲート多結晶シリコンパターンのエッヂ付近で電界集
中が起こってもゲート酸化膜の破壊が生じない。従来の
縦形半導体装置の不良原因は殆どがゲート不良であった
から、本発明によって歩留りの著しい向上が期待できる
。
コンパターンが存在し、さらにその上に厚い絶縁膜を介
してゲート多結晶シリコンパターンが存在しているため
、ゲート多結晶シリコンパターンのエッヂ付近で電界集
中が起こってもゲート酸化膜の破壊が生じない。従来の
縦形半導体装置の不良原因は殆どがゲート不良であった
から、本発明によって歩留りの著しい向上が期待できる
。
（４）ソースまたはドレイン領域の上に不純物を多量に
ドープした多結晶シリコンパターンが存在するため、ソ
ースまたはドレイン領域の表面不純物濃度を高くするこ
とができ、その結果としてオン抵抗を低くすることがで
きる。
ドープした多結晶シリコンパターンが存在するため、ソ
ースまたはドレイン領域の表面不純物濃度を高くするこ
とができ、その結果としてオン抵抗を低くすることがで
きる。
（５）ソースまたはドレイン領域の上の多結晶シリコン
パターンを配線として利用することができるので、パタ
ーンの微細化が可能となり、チャンネル幅をより一層長
くすることができ、これによってオン抵抗をさらに低く
抑えることができる。
パターンを配線として利用することができるので、パタ
ーンの微細化が可能となり、チャンネル幅をより一層長
くすることができ、これによってオン抵抗をさらに低く
抑えることができる。
第１図（ａ）〜（ｆ）は本発明による縦形半導体装置の
一実施例の順次の製造工程における構成を示す断面図、 第２図（ａ）および（ｂ）は従来の縦形半導体装置の構
造を示す平面図および断面図、 第３図（ａ）〜（ｆ）は従来の縦形半導体装置の順次の
製造工程における構成を示す断面図である。 １１・・・ｎ＋型シリコン基板 １２・・・ｎ型エピタキシャル層 １２ａ・・・凹部 １３・・・絶縁膜１４・
・・ｐ”型半導体層 １５・・・イオン注入された不純物 １６・・・ｎ゛型型詰結晶シリコンパターン１フ・・フ
ォトレジスト膜 １８・・・ゲート酸化膜１９・・・ｐ
型半導体領域 ２０・・・ｎ゛゛半導体領域 ２１・・・ケート多結晶シリコンパターン２２・・・絶
縁膜 ２３・・・金属電極膜特許出願人
ティーディーケイ株式会社第３図 （ａ） 第３図 （ｄ） （ｅ）
一実施例の順次の製造工程における構成を示す断面図、 第２図（ａ）および（ｂ）は従来の縦形半導体装置の構
造を示す平面図および断面図、 第３図（ａ）〜（ｆ）は従来の縦形半導体装置の順次の
製造工程における構成を示す断面図である。 １１・・・ｎ＋型シリコン基板 １２・・・ｎ型エピタキシャル層 １２ａ・・・凹部 １３・・・絶縁膜１４・
・・ｐ”型半導体層 １５・・・イオン注入された不純物 １６・・・ｎ゛型型詰結晶シリコンパターン１フ・・フ
ォトレジスト膜 １８・・・ゲート酸化膜１９・・・ｐ
型半導体領域 ２０・・・ｎ゛゛半導体領域 ２１・・・ケート多結晶シリコンパターン２２・・・絶
縁膜 ２３・・・金属電極膜特許出願人
ティーディーケイ株式会社第３図 （ａ） 第３図 （ｄ） （ｅ）
Claims (1)
- 【特許請求の範囲】 １、凹部を有する一導電型の半導体基体と、この半導体
基体の表面に、前記凹部を囲む ように凹部よりも深く形成された逆導電型の第１の半導
体領域と、 この第１半導体領域内に形成された一導電型の第２の半
導体領域と、 この第２半導体領域上に形成された半導体膜または導電
体膜より成る第１の導体パターンと、 前記半導体基体の凹部全体の上および前記第１導体パタ
ーンの一部分の上に形成された第１の絶縁膜と、 この第１絶縁膜上に、前記第１導体パターンと部分的に
重なるように形成された半導体膜または導電体膜より成
る第２の導体パターンと、 この第２導体パターンの上に形成された第２の絶縁膜と
、 この第２絶縁膜上に、前記第１導体パターンと接続する
ように形成された金属電極膜とを具えることを特徴とす
る縦形半導体装置。 ２、一導電型の半導体基体の表面に一様に逆導電型の不
純物をイオン注入する工程と、 この半導体基体表面上に、一導電型の不純物を含む多結
晶半導体膜より成る第１導体パターンを部分的に形成す
る工程と、 この第１導体パターンの上にオーバーハング状にマスク
を形成する工程と、 このマスクを介して前記半導体基体表面を、そこにイオ
ン注入した不純物のレベルよりも深く除去して凹部を形
成する工程と、 全体を熱処理して前記イオン注入した不純物を半導体基
体中に拡散させて前記凹部よりも深い逆導電型の第１半
導体領域を形成するとともに前記多結晶半導体パターン
から一導電型の不純物を半導体基体中に拡散させて前記
第１半導体領域内に一導電型の第２半導体領域を形成す
る工程と、 前記半導体基体の凹部の表面全体および前記第１導体パ
ターンの一部分の上に第１の絶縁膜を形成する工程と、 この第１絶縁膜上に、半導体膜または導電体膜より成る
第２の導体パターンを形成する工程と、 この第２導体パターン上に第２の絶縁膜を形成する工程
と、この第２絶縁膜上に、前記第１導体パターンと接触
するように金属電極膜を形成する工程とを具えることを
特徴とする縦形半導体装置の製造方法。 ３、前記第１絶縁膜を、半導体基体の凹部上に位置する
部分の厚さが他の部分の厚さよりも薄くなるように形成
したことを特徴とする特許請求の範囲２記載の縦形半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043176A JPS63211764A (ja) | 1987-02-27 | 1987-02-27 | 縦形半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043176A JPS63211764A (ja) | 1987-02-27 | 1987-02-27 | 縦形半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211764A true JPS63211764A (ja) | 1988-09-02 |
Family
ID=12656574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62043176A Pending JPS63211764A (ja) | 1987-02-27 | 1987-02-27 | 縦形半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211764A (ja) |
-
1987
- 1987-02-27 JP JP62043176A patent/JPS63211764A/ja active Pending
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