JPS63211431A - 加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ産業上の利用分野 この発明は符号（正または負）の特定しない２つの２進
データを加算する加算回路に関し、特に巡回形のデジタ
ルフィルタなどに好適な加算回路に関する。

山）従来の技術および発明が解決しようとする問題点 従来の加算回路では入力された２つの２進データを単に
加算していただけであったために、加算出力がオーバー
フローしたりアンダーフローした場合に加算出力の符号
（正または負）が反転し、加算結果が大きく変化すると
いう問題があった。

たとえば４ビツト加算器では、“０１１１”　（−１７
）と’１１００”　（−４）を加算器に与えると加算出
力が“００１１”　（＋３）となって加算結果に問題を
生じることがないが、“０１１１”　（＋７）と“００
０１”　（＋１）とを加算すると加算出力が“１０００
”　（−８）となり加算結果にオーバーフローを生じて
しまう。また”１００１”　（−７）と“１１１０”　
（−２）とを加算すると“０１１１″　（＋７）となり
アンダーフローを生じてしまう。すなわち４ビツトの加
算回路では第５図に示すような特性となり、図のＱ＋お
よび（ｌｚ点において加算結果が太き（変化するために
加算回路として望ましいものではなかった。またこのよ
うな問題を解決するために加算回路のビット数を入力デ
ータのビット数よりも１ビット分増やし、加算結果にオ
ーバーフローやアンダーフロ。

−が生じないようにする方法も提案されているが、加算
回路を巡回形のデジタルフィルタなどに使用する場合に
は回路内で加算結果の積算が生じるために、加算回路の
余分なビット数を相当に大きくしない限りいずれオーバ
ーフローやアンダーフローの生じる可能性があった。

この発明の目的は、オーバーフローやアンダーフローが
生じるのを防ぎ、加算出力が極端に変化することのない
加算回路を提供することにある。

ｆＣ１問題点を解決するための手段 この発明は、最上位ビットを符号ビットとする２つの２
進データを加算する加算回路において、最上位ビットへ
の入力データおよび最上位ビットの加算結果に基づいて
オーバーフロー状態およびアンダーフロー状態を判定す
る手段と、オーバーフロー状態判定時には加算出力を正
の最大値に設定し、アンダーフロー状態判定時には加算
出力を負の最大値に設定する正、負最大値設定手段と、
を備えてなることを特徴とする。

ｌｄ）作用 この発明に係る加算回路では、最上位ビットの入力デー
タを加算し、さらにその加算結果と最上位ビットへの入
力データに基づいて加算出力がオーバーフローするかア
ンダーフローするかを判定する。２つの２進データを加
算してオーバーフローまたはアンダーフローする場合は
、２つのデータの符号ピントが同一である場合に限る。

２つのデータの符号が異なっている場合にはオーバーフ
ローやアンダーフローを生じることがない。さらに２つ
のデータの符号が同一であっても最上位ピント（符号ビ
ット）の加算結果によってはオーバーフローやアンダー
フローの生じないことがある。たとえば、２つの入力デ
ータが共に負である場合、最上位ビットの加算結果が負
を表す“１”となったときにはアンダーフローを生じな
い。また２つのデータが共に正である場合、最上位ビッ
トが正を表す“０”となったときにはオーバーフローを
生じない。すなわちオーバーフローは第２図のＣＡＳＥ
Ｉの場合にのみ生じ、アンダーフローは同図のＣＡＳＥ
２の場合にのみ生じる。

したがって本発明の加算回路では、入力Ａデータと人力
Ｂデータおよび最上位ピント加算結果に基づいて同図の
ＣＡＳＥＩに該当するかＣＡＳＥ２に該当するかを判定
する。そしてＣＡＳＥＩに該当する場合には図のように
加算出力を“０１１１・・１”に設定する。すなわち正
の最大値に設定する。またＣＡＳＥ２に該当する場合に
は加算出力を“１０００・・０”に設定する。すなわち
負の最大値に設定する。この結果この加算回路の特゛性
は第３図に示すようになる。すなわち第５図に示すｑｌ
、ｑ２を越える領域では正または負の最大値に固定され
る。このため加算出力の誤差が極端に大きくなるのを防
止することができる。

ｆＧ）実施例 第１図はこの発明の実施例であるｎビットの加算回路を
示している。

入力されるｎビットの２進データＡ、Ｂはビットごとに
加算器１に人力されここで加算される。

各ビットの加算結果にキャリー（桁上げ信号）が発生す
れば、そのキャリーが一つ上位の桁の加算器１に対して
加算すべきデータとして入力される。最上位ビット（ｎ
ビット）の加算結果に生じたキャリー　は無視される。

各加算器１の加算結果は第１の出力ゲート２を介して出
力される。最上位ビットの加算結果および最上位ビット
への入力データＡｎ、Ｂｎは判定回路３に出力される。

この判定回路３では、上記第２図に示すＣＡＳＥＩおよ
びＣＡＳＥ２の状態が発生したかどうかを判定する。Ｃ
ＡＳＥＬまたはＣＡＳＥ２のいずれかの状態（オーバー
フロー状態またはアンダーフロー状態）が発生した場合
には、ナントゲートＮＡＮＤの出力を“Ｉ（”に設定し
、それ以外は“Ｌ”に設定する。ＮＡＮＤの出力はイン
バータＩＮＶＩを介して第２の出力ゲート４のゲート制
御端子に供給される。また最上位ビットの加算結果は、
最上位ビットに関してはインバータＩＮＶ２で反転され
て出力ゲート４に導かれ、それ以外のビットについては
直接出力ゲート４に導かれる。上記インバータＩＮＶ１
．ＩＮＶ２および出力ゲート３は、第２図のＣＡＳＥＩ
およびＣＡＳＥ２の場合に、同図に示す加算出力すなわ
ち正の最大値または負の最大値を出力する正、負最大値
設定回路５を構成する。

上記の構成で第２図のＣＡＳＥＩおよびＣＡＳＥ２に該
当しない場合には判定回路３のＮＡＮＤ出力が“Ｌ”と
なり、出力ゲート２が選択される。これによって各ビッ
トの加算器出力はそのまま出力ゲー１−２を通過して出
力端子ＳＡに現れる。

一方判定回路３が第２図のＣＡＳＥＩまたはＣＡＳＥ２
に該当することを判定した場合にはＮＡＮＤ出力が“Ｈ
”となるために出力ゲート４がａ　ｔＸされる。この場
合には出力ゲート４の手前にＩＮ■２が存在するのは最
終ビットだけであるために、結局第２図に示したように
出力端子ＳＡに現れる加算結果は、ＣＡＳＥＩの場合“
０１１１・・・１”となりＣＡＳＥ２の場合には１００
０・・・０”となる。すなわち第３図に示す特性となる
。

第４図は上記の加算回路を使用して巡回形デジタルフィ
ルタを構成した例を示している。この例では３個の加算
回路１０，１１．１２を使用し、一つのラッチ回路１３
を使用している。加算回路１０の一方の入力端子には加
算回路１１の出力をラッチするラッチ回路１３の１０ビ
ット分の出力が帰還し、また加算回路１１にはランチ回
路１３のすべての出力が帰還している。

上記の加算回路を使用したこのデジタルフィル、　　　
ｄ 夕では、各加算回路の加算結果が第３図のｑｌ。

ｑ２を越えた場合であってもその時の加算回路の誤差は
第５図に示す場合と比較してかなり小さい。しかもある
瞬間には加算結果がｑｌ、ｑ２を越えたとしても、次の
加算タイミングには再びｑＩとｑ２の間のりニア−な領
域に戻るかもしれない。すなわち巡回形のデジタルフィ
ルタでは加算結果が常に変動するために、フィルタ全体
の特性を考えた場合第１図に示す加算回路を使用する場
合に比べて大幅な特性改善を図ることができる。

ｆｆ）発明の効果 以上のようにこの発明によれば、オーバーフロー状態や
アンダーフロー状態を判定する手段と、それらの状態を
判定した場合に加算出力を正の最大値または負の最大値
に設定する手段を設けるだけで加算結果が入力データに
よって大きく変化するという問題をなくすことができる
。

【図面の簡単な説明】 第１図はこの発明の実施例である加算回路の回路図を示
す。第２図は同加算回路の動作を説明する図であり、第
３図は同加算回路の特性図を示す。・第４図はこの発明
に係る加算回路を使用した巡回形のデジタルフィルタの
構成図を示す。また第５図は従来の加算回路（４ビツト
加算回路）の特性図を示している。 ３−判定回路、 ５−正、負最大値設定回路、

Claims (1)

【特許請求の範囲】
1. （１）最上位ビットを符号ビットとする２つの２進デー
   タを加算する加算回路において、 最上位ビットへの入力データおよび最上位ビットの加算
   結果に基づいてオーバーフロー状態およびアンダーフロ
   ー状態を判定する手段と、オーバーフロー状態判定時に
   は加算出力を正の最大値に設定し、アンダーフロー状態
   判定時には加算出力を負の最大値に設定する正、負最大
   値設定手段と、を備えてなる加算回路。