JP2551152B2 - Ｍｏｓコントロールサイリスタ - Google Patents
ＭｏｓコントロールサイリスタInfo
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- JP2551152B2 JP2551152B2 JP1167983A JP16798389A JP2551152B2 JP 2551152 B2 JP2551152 B2 JP 2551152B2 JP 1167983 A JP1167983 A JP 1167983A JP 16798389 A JP16798389 A JP 16798389A JP 2551152 B2 JP2551152 B2 JP 2551152B2
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- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
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- 238000005468 ion implantation Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Thyristors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は電力用スイッチング素子として用いられる
MOSコントロールサイリスタにかかり、確実にターンオ
フさせることが可能で、誘導性負荷を連続した状態でタ
ーンオフする時に素子がアバランシェ破壊するのを防止
するのに好適なMOSコントロールサイリスタに関する。
MOSコントロールサイリスタにかかり、確実にターンオ
フさせることが可能で、誘導性負荷を連続した状態でタ
ーンオフする時に素子がアバランシェ破壊するのを防止
するのに好適なMOSコントロールサイリスタに関する。
［従来の技術］ ターンオフ可能なサイリスタとして、ゲートターンオ
フサイリスタ（以下、GTOと称する）が一般に使われて
いる。しかし、GTOは電流駆動型素子であるため、より
大きなゲート駆動電力を要する等の問題点がある。そこ
で、この問題点を克服するために、ゲートを電圧駆動型
にしたMOSゲートサイリスタが発表された。これは、MOS
ゲートでワイドベースバイポーラトランジスタを駆動す
る構造であり、絶縁ゲート型バイポーラトランジスタ
（以下、IGBTと称する）と同じ構造を有している。
フサイリスタ（以下、GTOと称する）が一般に使われて
いる。しかし、GTOは電流駆動型素子であるため、より
大きなゲート駆動電力を要する等の問題点がある。そこ
で、この問題点を克服するために、ゲートを電圧駆動型
にしたMOSゲートサイリスタが発表された。これは、MOS
ゲートでワイドベースバイポーラトランジスタを駆動す
る構造であり、絶縁ゲート型バイポーラトランジスタ
（以下、IGBTと称する）と同じ構造を有している。
MOSゲートサイリスタとIGBTの相違は、IGBTは内部寄
生サイリスタをラッチングさせないが、MOSゲートサイ
リスタは内部寄生サイリスタをラッチングさせることに
ある。従って、MOSゲートサイリスタは、ターンオフの
際、ゲート電圧だけでなく、アノード電圧も極性を反転
させる必要がある。
生サイリスタをラッチングさせないが、MOSゲートサイ
リスタは内部寄生サイリスタをラッチングさせることに
ある。従って、MOSゲートサイリスタは、ターンオフの
際、ゲート電圧だけでなく、アノード電圧も極性を反転
させる必要がある。
近年、ターンオンもターンオフも電圧駆動型であるMO
Sゲートを使った、MOSコントロールサイリスタ（MOS Co
ntrol Thyristor（MCT））が発表された。これはp-n−p
-nサイリスタにターンオン用及びターンオフ用のMOSFET
を組み込んだ構造となっている。すなわち、高不純物濃
度で低比抵抗の第１導電型（例えば、ｎ型）の第１領域
上に第２導電型（例えば、ｐ型）で高比抵抗の第２領域
を形成し、この第２領域の表面部に選択的に第１導電型
の第３領域を形成する。さらに、第３領域の表面部に選
択的に第２導電型の第４領域を形成し、最後に第４領域
表面部に第２導電型の第５領域と第１導電型の第６領域
を形成する。そして、第３領域の第２領域と第４領域で
はさまれた表面領域、かつ第４領域の第３領域と第６領
域ではさまれた表面領域をそれぞれチャネル領域とし
て、このチャネル領域上にゲート絶縁膜７を介してゲー
ト電極８を形成する。また、第５領域と第６領域に接触
するようにカソード電極を形成し、第１領域の表面にア
ノード電極を配置する。
Sゲートを使った、MOSコントロールサイリスタ（MOS Co
ntrol Thyristor（MCT））が発表された。これはp-n−p
-nサイリスタにターンオン用及びターンオフ用のMOSFET
を組み込んだ構造となっている。すなわち、高不純物濃
度で低比抵抗の第１導電型（例えば、ｎ型）の第１領域
上に第２導電型（例えば、ｐ型）で高比抵抗の第２領域
を形成し、この第２領域の表面部に選択的に第１導電型
の第３領域を形成する。さらに、第３領域の表面部に選
択的に第２導電型の第４領域を形成し、最後に第４領域
表面部に第２導電型の第５領域と第１導電型の第６領域
を形成する。そして、第３領域の第２領域と第４領域で
はさまれた表面領域、かつ第４領域の第３領域と第６領
域ではさまれた表面領域をそれぞれチャネル領域とし
て、このチャネル領域上にゲート絶縁膜７を介してゲー
ト電極８を形成する。また、第５領域と第６領域に接触
するようにカソード電極を形成し、第１領域の表面にア
ノード電極を配置する。
この素子は、カソード電極を接地し、ゲート電極とア
ノード電極に電圧を加えることにより動作する。例え
ば、第１導電型をｎ型、第２導電型をｐ型とした場合を
考える。ターンオン時、ゲート電極に負の電圧を印加す
ると、第４領域であるｐ層と第２領域であるp-層ではさ
まれた領域にｐチャネルが形成される。そこで、アノー
ド電極に負の電圧を印加すると、形成されたｐチャネル
から正孔がアノードへ向って流れ出し、第１領域と第２
領域の接合n+/p-をオンする。これにより、第１領域で
あるn+層から第２領域であるp-層へ電子の流入が生じ
る。この電子は、第２領域であるp-層と第３領域である
ｎ層を通って、第３領域と第５領域の接合n/p+をオンす
る。従って、第５領域から正孔の注入が生じnpnpサイリ
スタがオンする。以上より、第2,3領域で伝導度変調が
生じてオン抵抗が低くなる。
ノード電極に電圧を加えることにより動作する。例え
ば、第１導電型をｎ型、第２導電型をｐ型とした場合を
考える。ターンオン時、ゲート電極に負の電圧を印加す
ると、第４領域であるｐ層と第２領域であるp-層ではさ
まれた領域にｐチャネルが形成される。そこで、アノー
ド電極に負の電圧を印加すると、形成されたｐチャネル
から正孔がアノードへ向って流れ出し、第１領域と第２
領域の接合n+/p-をオンする。これにより、第１領域で
あるn+層から第２領域であるp-層へ電子の流入が生じ
る。この電子は、第２領域であるp-層と第３領域である
ｎ層を通って、第３領域と第５領域の接合n/p+をオンす
る。従って、第５領域から正孔の注入が生じnpnpサイリ
スタがオンする。以上より、第2,3領域で伝導度変調が
生じてオン抵抗が低くなる。
ターンオフ時、ゲート電極に正の電圧を印加すると、
第３領域であるｎ層と第６領域であるn+層ではさまれた
表面領域にｎチャネルが形成される。これにより、第３
領域と第５領域は同電位になる。従って、第１領域から
注入された電子は第３領域と第５領域の接合n/p+に到達
しても、形成されたｎチャネルを通ってカソードへ流れ
出してしまう。これによって、第５領域からの正孔の注
入が生じることなくターンオフが完了する。
第３領域であるｎ層と第６領域であるn+層ではさまれた
表面領域にｎチャネルが形成される。これにより、第３
領域と第５領域は同電位になる。従って、第１領域から
注入された電子は第３領域と第５領域の接合n/p+に到達
しても、形成されたｎチャネルを通ってカソードへ流れ
出してしまう。これによって、第５領域からの正孔の注
入が生じることなくターンオフが完了する。
［発明が解決しようとする課題］ 上記したMOSコントロールサイリスタにおいて、ター
ンオフの際、基本的に第３領域と第５領域は同電位にな
る。しかし、実際には、ｎチャネル及び第３領域を流れ
る電流によって、第３領域と第５領域の間に微小な電位
差ΔＶが生じる。このΔＶが第３領域と第５領域の拡散
電位差以上になると、第３領域と第５領域の接合がオン
してしまい、ターンオフできなくなるという問題点があ
る。
ンオフの際、基本的に第３領域と第５領域は同電位にな
る。しかし、実際には、ｎチャネル及び第３領域を流れ
る電流によって、第３領域と第５領域の間に微小な電位
差ΔＶが生じる。このΔＶが第３領域と第５領域の拡散
電位差以上になると、第３領域と第５領域の接合がオン
してしまい、ターンオフできなくなるという問題点があ
る。
また、誘電性負荷（Ｌ負荷）を接続した状態でターン
オフする際、誘導性負荷逆起電力分の電圧が第２領域と
第３領域の接合部に逆バイアスの形で印加される。その
ため、上記接合部には大きな電界が発生する。さらに、
特に第１導電型型がｎ型、第２導電型がｐ型の場合、第
1,第２及び第３領域で構成されるnpnトランジスタで一
定電流を流し続けようとするため、その主電流は電子電
流となる。一般に、高電界（105V/cm以上）印加時の電
子の衝撃イオン化率は、正孔のそれに比べ約100倍〜100
0倍大きいため、アバランシェ破壊を起しやすいという
問題がある。
オフする際、誘導性負荷逆起電力分の電圧が第２領域と
第３領域の接合部に逆バイアスの形で印加される。その
ため、上記接合部には大きな電界が発生する。さらに、
特に第１導電型型がｎ型、第２導電型がｐ型の場合、第
1,第２及び第３領域で構成されるnpnトランジスタで一
定電流を流し続けようとするため、その主電流は電子電
流となる。一般に、高電界（105V/cm以上）印加時の電
子の衝撃イオン化率は、正孔のそれに比べ約100倍〜100
0倍大きいため、アバランシェ破壊を起しやすいという
問題がある。
この発明は、上記した問題点を解消して、確実なター
ンオフすることが可能で、アバランシェ破壊を起しにく
いMOSコントロールサイリスタを提供するものである。
ンオフすることが可能で、アバランシェ破壊を起しにく
いMOSコントロールサイリスタを提供するものである。
［課題を解決するための手段］ この発明のMOSコントロールサイリスタは、高不純物
濃度の第１導電型の第１領域と、第１領域上に設けられ
た低不純物濃度の第２導電型の第２領域と、第２領域表
面上に選択的に形成された第１導電型の第３領域と、第
３領域表面上に選択的に形成された第２導電型の第４領
域と、第４領域に第３領域に突き抜けるように選択的に
形成された第２導電型の高不純物濃度の第５領域と、第
４領域表面に選択的に第５領域に接するように形成され
た第１導電型の第６領域とを含んで構成されているもの
であり、特に上記第３領域における不純物ドーズ量が１
×1013cm-2から７×1014cm-2の範囲内にあることを特徴
としている。
濃度の第１導電型の第１領域と、第１領域上に設けられ
た低不純物濃度の第２導電型の第２領域と、第２領域表
面上に選択的に形成された第１導電型の第３領域と、第
３領域表面上に選択的に形成された第２導電型の第４領
域と、第４領域に第３領域に突き抜けるように選択的に
形成された第２導電型の高不純物濃度の第５領域と、第
４領域表面に選択的に第５領域に接するように形成され
た第１導電型の第６領域とを含んで構成されているもの
であり、特に上記第３領域における不純物ドーズ量が１
×1013cm-2から７×1014cm-2の範囲内にあることを特徴
としている。
［作用］ この発明によれば、第３領域の不純物ドーズ量を１×
1013cm-2から７×1014cm-2の範囲の値にすることによ
り、第３領域の抵抗分を低減し、第３領域と第５領域の
接合に生じる電位差を小さくする。また、導電性を接続
した状態でターンオフするときに、第２領域と第３領域
との接合に生じる電界強度を弱めるために、第２領域の
比抵抗が250Ω−cm以上の高抵抗に設定される。
1013cm-2から７×1014cm-2の範囲の値にすることによ
り、第３領域の抵抗分を低減し、第３領域と第５領域の
接合に生じる電位差を小さくする。また、導電性を接続
した状態でターンオフするときに、第２領域と第３領域
との接合に生じる電界強度を弱めるために、第２領域の
比抵抗が250Ω−cm以上の高抵抗に設定される。
［実施例］ 以下添附の図面に示す実施例により、更に詳細にこの
発明について説明する。
発明について説明する。
第１図はこの発明のMOSコントロールサイリスタの一
実施例を示す断面図である。最初に、基板を形成するn+
層１の表面にp-層２が形成される。次に、p-層２の上に
選択的にゲート酸化膜７が形成される。更に、ゲート電
極８がゲート酸化膜７上に形成され、このゲート電極８
をマスクとしてｎ層３を形成するためのイオン注入が行
われる。ｎ層３をイオン注入により形成した後、同じく
ゲート電極８をマスクとしてｐ層４、p+層５、n+層６が
イオン注入法と熱拡散法により順次形成される。次に、
絶縁膜11が形成され、図示するようにカソード電極９と
アノード電極10を形成してMOSコントロールサイリスタ
が完成する。
実施例を示す断面図である。最初に、基板を形成するn+
層１の表面にp-層２が形成される。次に、p-層２の上に
選択的にゲート酸化膜７が形成される。更に、ゲート電
極８がゲート酸化膜７上に形成され、このゲート電極８
をマスクとしてｎ層３を形成するためのイオン注入が行
われる。ｎ層３をイオン注入により形成した後、同じく
ゲート電極８をマスクとしてｐ層４、p+層５、n+層６が
イオン注入法と熱拡散法により順次形成される。次に、
絶縁膜11が形成され、図示するようにカソード電極９と
アノード電極10を形成してMOSコントロールサイリスタ
が完成する。
第２図は、第１図に示すMOSコントロールサイリスタ
において、ｎ層３の不純物ドーズ量に対するターンオフ
時間とターンオンゲートしきい値の関係を示す図であ
る。第２図に示すように、ターンオフ時間はｎ層３のド
ーズ量が１×1013cm-2以上の領域ではあまり大きく変化
していない。ところが、１×1013cm-2以下の領域になる
と、p+層５からの正孔の注入が生じることにより、ター
ンオフ自体が不可能になり、ついには破壊してしまう。
また、ドーズ量をあまり上げすぎると、ターンオフ時の
ゲートしきい値が大きくなってしまう。例えば、ドーズ
量が７×1014cm-2以上になると、ゲートしきい値は10V
となり実用的でない。
において、ｎ層３の不純物ドーズ量に対するターンオフ
時間とターンオンゲートしきい値の関係を示す図であ
る。第２図に示すように、ターンオフ時間はｎ層３のド
ーズ量が１×1013cm-2以上の領域ではあまり大きく変化
していない。ところが、１×1013cm-2以下の領域になる
と、p+層５からの正孔の注入が生じることにより、ター
ンオフ自体が不可能になり、ついには破壊してしまう。
また、ドーズ量をあまり上げすぎると、ターンオフ時の
ゲートしきい値が大きくなってしまう。例えば、ドーズ
量が７×1014cm-2以上になると、ゲートしきい値は10V
となり実用的でない。
以上のことから、ターンオフ時に破壊せず、かつター
ンオン時のゲートしきい値が実用的な範囲は、ドーズ量
が１×1013cm-2から７×1014cm-2の範囲であり、好まし
くは３×1013cm-2から５×1014cm-2の範囲であることが
わかった。
ンオン時のゲートしきい値が実用的な範囲は、ドーズ量
が１×1013cm-2から７×1014cm-2の範囲であり、好まし
くは３×1013cm-2から５×1014cm-2の範囲であることが
わかった。
第３図は、第１図に示すMOSコントロールサイリスタ
において、誘導性負荷を接続した状態でターンオフする
際の破壊電圧VAKXとp-層２の比抵抗との関係を示す図で
ある。なお、この時のｎ層３のドーズ量は７×1013cm−
２であり一定とした。
において、誘導性負荷を接続した状態でターンオフする
際の破壊電圧VAKXとp-層２の比抵抗との関係を示す図で
ある。なお、この時のｎ層３のドーズ量は７×1013cm−
２であり一定とした。
第３図から、p-層２の比抵抗が高いほど破壊電圧VAKX
が上昇し、アバランシェ破壊しにくいことがわかる。例
えば、VAKXが−1000V、Ｉが300Aで破壊する条件は、第
３図からp-層２の比抵抗が250Ω−cm以上であることが
わかる。なお、以上の説明において、ｎ型とｐ型とを入
れ換えても、議論が成り立つことは明らかである。
が上昇し、アバランシェ破壊しにくいことがわかる。例
えば、VAKXが−1000V、Ｉが300Aで破壊する条件は、第
３図からp-層２の比抵抗が250Ω−cm以上であることが
わかる。なお、以上の説明において、ｎ型とｐ型とを入
れ換えても、議論が成り立つことは明らかである。
［発明の効果］ 第２領域の比抵抗を250Ω−cm以上、第３領域のドー
ズ量を1.0×1013cm-2以上、7.0×1014cm-2以下好ましく
は３×1013cm-2以上５×1014cm-2以下にすることで、確
実にターンオフ可能で、しかもアバランシェ破壊しにく
い耐量の大きいMOSコントロールサイリスタを得ること
ができる。
ズ量を1.0×1013cm-2以上、7.0×1014cm-2以下好ましく
は３×1013cm-2以上５×1014cm-2以下にすることで、確
実にターンオフ可能で、しかもアバランシェ破壊しにく
い耐量の大きいMOSコントロールサイリスタを得ること
ができる。
第１図はこの発明のMOSコントロールサイリスタの一実
施例を示す断面図、第２図は第１図に示す実施例におい
てｎ層のドーズ量を変えた時のターンオフ時間とゲート
しきい値の関係を示す図、第３図は第１図に示す実施例
においてターンオフ破壊電圧VAKXとp-層の比抵抗との関
係を示す図である。 １……n+層、２……p-層、３……ｎ層、４……ｐ層、５
……p+層、６……n+層、７……ゲート絶縁膜、８……ゲ
ート電極、９……カソード電極、10……アノード電極、
11……絶縁膜。
施例を示す断面図、第２図は第１図に示す実施例におい
てｎ層のドーズ量を変えた時のターンオフ時間とゲート
しきい値の関係を示す図、第３図は第１図に示す実施例
においてターンオフ破壊電圧VAKXとp-層の比抵抗との関
係を示す図である。 １……n+層、２……p-層、３……ｎ層、４……ｐ層、５
……p+層、６……n+層、７……ゲート絶縁膜、８……ゲ
ート電極、９……カソード電極、10……アノード電極、
11……絶縁膜。
Claims (1)
- 【請求項１】高不純物濃度の第１導電型の第１領域と、
第１領域上に設けられた低不純物濃度の第２導電型の第
２領域と、第２領域表面上に選択的に形成された第１導
電型の第３領域と、第３領域表面上に選択的に形成され
た第２導電型の第４領域と、第４領域に第３領域に突き
抜けるように選択的に形成された第２導電型の高不純物
濃度の第５領域と、第４領域表面に選択的に第５領域に
接するように形成された第１導電型の第６領域とを含ん
で構成されているMOSコントロールサイリスタにおい
て、上記第３領域における不純物ドーズ量が１×1013cm
-2から７×1014cm-2の範囲内にあることを特徴とするMO
Sコントロールサイリスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167983A JP2551152B2 (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓコントロールサイリスタ |
| DE4020626A DE4020626A1 (de) | 1989-06-29 | 1990-06-28 | Mos-steuerthyristor |
| US07/659,943 US5122854A (en) | 1989-06-29 | 1991-02-22 | MOS control thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167983A JP2551152B2 (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓコントロールサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334372A JPH0334372A (ja) | 1991-02-14 |
| JP2551152B2 true JP2551152B2 (ja) | 1996-11-06 |
Family
ID=15859633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167983A Expired - Fee Related JP2551152B2 (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓコントロールサイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5122854A (ja) |
| JP (1) | JP2551152B2 (ja) |
| DE (1) | DE4020626A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575110A (ja) * | 1991-09-13 | 1993-03-26 | Fuji Electric Co Ltd | 半導体装置 |
| JP2519369B2 (ja) * | 1992-03-05 | 1996-07-31 | 株式会社東芝 | 半導体装置 |
| CN1045139C (zh) * | 1996-04-23 | 1999-09-15 | 西安电子科技大学 | 栅控晶闸管 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2374742A1 (fr) * | 1976-12-20 | 1978-07-13 | Radiotechnique Compelec | Transistor multicouche pour tensions elevees et son procede de fabrication |
| IE53895B1 (en) * | 1981-11-23 | 1989-04-12 | Gen Electric | Semiconductor device having rapid removal of majority carriers from an active base region thereof at device turn-off and method of fabricating this device |
| IT1212767B (it) * | 1983-07-29 | 1989-11-30 | Ates Componenti Elettron | Soppressore di sovratensioni a semiconduttore con tensione d'innesco predeterminabile con precisione. |
| CA1216968A (en) * | 1983-09-06 | 1987-01-20 | Victor A.K. Temple | Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short |
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| US4646117A (en) * | 1984-12-05 | 1987-02-24 | General Electric Company | Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions |
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