JPS63205754A - デイジタル処理装置の内部バス拡張方式 - Google Patents
デイジタル処理装置の内部バス拡張方式Info
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- JPS63205754A JPS63205754A JP3689387A JP3689387A JPS63205754A JP S63205754 A JPS63205754 A JP S63205754A JP 3689387 A JP3689387 A JP 3689387A JP 3689387 A JP3689387 A JP 3689387A JP S63205754 A JPS63205754 A JP S63205754A
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- JP
- Japan
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- extended
- expansion
- internal bus
- delay time
- delay
- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 10
- 238000010521 absorption reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル処理装置の内部バス拡張方式に関す
る。
る。
従来、ディジタル処理装置において９機能拡大等によシ
物理的に与えられた構造の内にすべての機能のカード群
を実現できない場合、拡張用の装置群を用意し、これら
に追加カードを実装し、装置間を内部バスの延長として
ケーブル等を用いて物理的に接続し９機能の総合化を計
っている。
物理的に与えられた構造の内にすべての機能のカード群
を実現できない場合、拡張用の装置群を用意し、これら
に追加カードを実装し、装置間を内部バスの延長として
ケーブル等を用いて物理的に接続し９機能の総合化を計
っている。
第３図に従来の内部バス拡張方式の一例のブロック図を
示す。第３図の様に一般的には基本装置１と拡張装置２
又は拡張装置２と拡張装置３間を拡張内部バス１１１，
１１２，１２１，１２２で接続し、拡張内部バスはバッ
ファ１４，１５゜１６にて終端している。簡単な拡張内
部バスの場合、このバッファが省略されているものがあ
るが。
示す。第３図の様に一般的には基本装置１と拡張装置２
又は拡張装置２と拡張装置３間を拡張内部バス１１１，
１１２，１２１，１２２で接続し、拡張内部バスはバッ
ファ１４，１５゜１６にて終端している。簡単な拡張内
部バスの場合、このバッファが省略されているものがあ
るが。
この場合にはバスのインピーダンス、外部からの雑音等
による擾乱に細心の注意を払う必要があり。
による擾乱に細心の注意を払う必要があり。
大規模システムにおいてはあまり使用されない。
しかしながら＊ ７” ４ジタル処理装置の機能拡張に
ともない、特にカード枚数の増加にともない。
ともない、特にカード枚数の増加にともない。
基本装置単一での機能実現は困難になりつつあり。
結果として拡張装置群を必要に応じて追加しているのが
現状である。
現状である。
一般的に内部バスの使用は与えられた有限な時間内でタ
イムスロットを専有し処理を行うが、第３図に示した様
な従来型の内部バス拡張方式においては、与えられたタ
イムスロットの専有時間が小さい場合、バッファの遅延
時間と個々のバッファ間の遅延時間のばらつきおよび装
置間を物理的に接続するケーブルの長さに依存した遅延
時間が無視できなくなり、結果として装置の機能拡張に
も制限が出るといった問題点が出て来ている。
イムスロットを専有し処理を行うが、第３図に示した様
な従来型の内部バス拡張方式においては、与えられたタ
イムスロットの専有時間が小さい場合、バッファの遅延
時間と個々のバッファ間の遅延時間のばらつきおよび装
置間を物理的に接続するケーブルの長さに依存した遅延
時間が無視できなくなり、結果として装置の機能拡張に
も制限が出るといった問題点が出て来ている。
まだ第４図に示すように遅延時間のばらつき１、．１．
が拡張装置２，３の増設につれて累積し。
が拡張装置２，３の増設につれて累積し。
拡張内部バス間のタイミング位相差が犬となり。
結果としてディジタル処理不能となる可能性がある。
本発明の目的は従来のもののこのような問題点を解決し
ようとするもので、ディジタル処理装置における機能拡
張に際し、柔軟に対応可能な、すなわち物理的な遅延時
間による制限を受けない内部バス拡張方式を提供するこ
とにある。
ようとするもので、ディジタル処理装置における機能拡
張に際し、柔軟に対応可能な、すなわち物理的な遅延時
間による制限を受けない内部バス拡張方式を提供するこ
とにある。
以下今日
〔問題点を解決するだめの手段〕
本発明によるとディジタル処理装置を拡張するための拡
張装置に前記ディジタル処理装置の基本装置と拡張装置
あるいは拡張装置間をインタフェースする拡張内部バス
を終端するバッファと遅延ばらつき吸収回路とを含むこ
とを特徴とするディジタル処理装置の内部バス拡張方式
が得られる。
張装置に前記ディジタル処理装置の基本装置と拡張装置
あるいは拡張装置間をインタフェースする拡張内部バス
を終端するバッファと遅延ばらつき吸収回路とを含むこ
とを特徴とするディジタル処理装置の内部バス拡張方式
が得られる。
次に図面を参照して本発明の詳細な説明する。
第１図は本発明によるディジタル処理装置の内部バス拡
張方式の一実施例の基本ブロック図である。
張方式の一実施例の基本ブロック図である。
図において、１は基本装置、２，３は拡張装置。
１１１．１１２，１１３は基本装置１と拡張装置２を結
ぶ拡張内部バス、１２１，１２２，１２３は拡張装置２
゜３間を結ぶ拡張内部バスである。また４、５は拡張内
部バス１１１．１１２．１１３を終端するバッファ。
ぶ拡張内部バス、１２１，１２２，１２３は拡張装置２
゜３間を結ぶ拡張内部バスである。また４、５は拡張内
部バス１１１．１１２．１１３を終端するバッファ。
６．７は拡張内部バス１２１，１２２，１２３を終端す
るバッファである。また９、１０はバッファ５．６問お
よびバッファ７．８間に設けられた遅延ばらつき吸収回
路で、バッファ５，６と遅延ばらつき吸収回路９は拡張
装置２に、バッファ７．８と遅延ばらつき吸収回路１０
は拡張装置３に設けられている。
るバッファである。また９、１０はバッファ５．６問お
よびバッファ７．８間に設けられた遅延ばらつき吸収回
路で、バッファ５，６と遅延ばらつき吸収回路９は拡張
装置２に、バッファ７．８と遅延ばらつき吸収回路１０
は拡張装置３に設けられている。
内部バスは第１図に示す様に基本装置１を基準とした方
向性を持っている。与えられるタイムスロットの専有時
間は、絶対時間の長短はあるが。
向性を持っている。与えられるタイムスロットの専有時
間は、絶対時間の長短はあるが。
一義的に定められる固定の時間を有する。又、このタイ
ムスロットの専有時間は単一のバッファの遅延時間に比
べて大きい。タイムスロットの最小専有時間はクロック
にて与えられる１クロック分の時間とするのが一般的で
ある。
ムスロットの専有時間は単一のバッファの遅延時間に比
べて大きい。タイムスロットの最小専有時間はクロック
にて与えられる１クロック分の時間とするのが一般的で
ある。
まず、基本装置１よりの拡張内部バス１１１゜１１２．
１１３はバッファ５にて終端され、インピーダンス整合
がなされ拡張装置２内に取シ込まれる。
１１３はバッファ５にて終端され、インピーダンス整合
がなされ拡張装置２内に取シ込まれる。
拡張装置２内では第２図に示すようバッファ５にて受け
た信号群を一括して遅延ばらつき吸収回路９にてクロッ
クを用いて個々のバッファによる遅延時間のばらつきｔ
ｌを補正し、内部バス相互間の遅延時間のばらつきを無
視できる程度にして次の拡張装置３へ送る。
た信号群を一括して遅延ばらつき吸収回路９にてクロッ
クを用いて個々のバッファによる遅延時間のばらつきｔ
ｌを補正し、内部バス相互間の遅延時間のばらつきを無
視できる程度にして次の拡張装置３へ送る。
第２図に示すよう各装置間で発生する個々のバッファに
よる遅延時間は各拡張装置の遅延はらつき吸収回路９，
１０にて吸収され、以後の拡張内部バスに波及すること
はないので、遅延時間に影響されることなく目的とする
ディジタル処理装置の機能拡張を実現出来る。
よる遅延時間は各拡張装置の遅延はらつき吸収回路９，
１０にて吸収され、以後の拡張内部バスに波及すること
はないので、遅延時間に影響されることなく目的とする
ディジタル処理装置の機能拡張を実現出来る。
又、上述の逆方向すなわち基本装置への入力方向も同様
に遅延ばらつき吸収回路にてばらつきが吸収される。
に遅延ばらつき吸収回路にてばらつきが吸収される。
以上説明したように１本発明による内部バス拡張方式を
用いたディジタル処理装償・は遅延時間の制約を受ける
ことなく機能を拡張できるという効果がある。
用いたディジタル処理装償・は遅延時間の制約を受ける
ことなく機能を拡張できるという効果がある。
第１図は本発明による内部バス拡張方式の一実施例のグ
ロック図１．第２図は第１図の実施例のタイムチャート
、第３図は従来の内部・ぐス拡張方式の一例のブロック
図、第４図はそのタイムチャートである。 １・・・基本装置、２，３・・・拡張装置、４，５，６
゜７．８・・・バッファ、９．１０・・・遅延ばらつき
吸収回路、１１１．１１２，１１３，１２１．１２２，
１２３・・・拡張内部バス。 ＼”二。 第２図
ロック図１．第２図は第１図の実施例のタイムチャート
、第３図は従来の内部・ぐス拡張方式の一例のブロック
図、第４図はそのタイムチャートである。 １・・・基本装置、２，３・・・拡張装置、４，５，６
゜７．８・・・バッファ、９．１０・・・遅延ばらつき
吸収回路、１１１．１１２，１１３，１２１．１２２，
１２３・・・拡張内部バス。 ＼”二。 第２図
Claims (1)
- １、ディジタル処理装置を拡張するための拡張装置に、
前記ディジタル処理装置の基本装置と拡張装置あるいは
拡張装置間をインタフェースする拡張内部バスを終端す
るバッファと遅延ばらつき吸収回路とを含むことを特徴
とするディジタル処理装置の内部バス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3689387A JPS63205754A (ja) | 1987-02-21 | 1987-02-21 | デイジタル処理装置の内部バス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3689387A JPS63205754A (ja) | 1987-02-21 | 1987-02-21 | デイジタル処理装置の内部バス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63205754A true JPS63205754A (ja) | 1988-08-25 |
Family
ID=12482452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3689387A Pending JPS63205754A (ja) | 1987-02-21 | 1987-02-21 | デイジタル処理装置の内部バス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007264853A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | 入出力共用端子制御回路 |
-
1987
- 1987-02-21 JP JP3689387A patent/JPS63205754A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007264853A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | 入出力共用端子制御回路 |
| JP4699927B2 (ja) * | 2006-03-27 | 2011-06-15 | 富士通セミコンダクター株式会社 | 入出力共用端子制御回路 |
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