JPH07141288A - Dma転送方式 - Google Patents
Dma転送方式Info
- Publication number
- JPH07141288A JPH07141288A JP28486593A JP28486593A JPH07141288A JP H07141288 A JPH07141288 A JP H07141288A JP 28486593 A JP28486593 A JP 28486593A JP 28486593 A JP28486593 A JP 28486593A JP H07141288 A JPH07141288 A JP H07141288A
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- processing
- channel
- dma
- transfer
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- Pending
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Abstract
(57)【要約】
【目的】 構成が大がかりにならず、かつ高速にデータ
をパイプライン処理する制御部を実現する。 【構成】 2チャネル以上で1転送サイクルごとの順番
に動作するDMA制御部1aと、多段のパイプラインで
処理を行う専用集積回路2aと、処理結果を格納するメ
モリ部3と、外部機器とのインタフェース部4と、装置
全体を制御するCPU5とを備え、DMA制御部1a
は、各チャネルが転送動作を開始する迄の遅延転送サイ
クル数を2以上となるように構成した。これにより、無
駄な動作をなくすことができる。
をパイプライン処理する制御部を実現する。 【構成】 2チャネル以上で1転送サイクルごとの順番
に動作するDMA制御部1aと、多段のパイプラインで
処理を行う専用集積回路2aと、処理結果を格納するメ
モリ部3と、外部機器とのインタフェース部4と、装置
全体を制御するCPU5とを備え、DMA制御部1a
は、各チャネルが転送動作を開始する迄の遅延転送サイ
クル数を2以上となるように構成した。これにより、無
駄な動作をなくすことができる。
Description
【0001】
【産業上の利用分野】本発明は、専用集積回路(LS
I)により多段パイプラインで高速処理を行うデータ処
理装置のDMA転送方式で実行する装置に関する。
I)により多段パイプラインで高速処理を行うデータ処
理装置のDMA転送方式で実行する装置に関する。
【0002】
【従来の技術】従来のデータ処理装置では、 CPUがデータの処理を直接行うか 処理専用LSIを有しCPUバスに処理専用LSI
を接続してデータの転送をCPUが行って処理専用LS
Iがデータの処理を行うか 処理専用のバスと専用のLSIを使ってデータの処
理行うか 等の方式がとられている。
を接続してデータの転送をCPUが行って処理専用LS
Iがデータの処理を行うか 処理専用のバスと専用のLSIを使ってデータの処
理行うか 等の方式がとられている。
【0003】また、CPUの介在なしにメモリと処理専
用LSIとの間で高速のデータ転送を行うDMA(Dire
ct Memory Access) 転送を用いたデータ処理方式として 特開平4−195448号公報のデータ転送制御方
法及びそれを用いたデータプロセッサに記載されている
ような2チャネルDMAの交互動作をデータ処理に応用
することも可能である。このデータ処理方式の場合に
は、2チャネルDMAの交互動作により、例えばインタ
フェース部が外部機器から受け取ったデータをDMA制
御部の片方のチャネルで処理専用LSIに入力し、パイ
プライン処理された結果をDMA制御部の他方のチャネ
ルでメモリ部に格納する。
用LSIとの間で高速のデータ転送を行うDMA(Dire
ct Memory Access) 転送を用いたデータ処理方式として 特開平4−195448号公報のデータ転送制御方
法及びそれを用いたデータプロセッサに記載されている
ような2チャネルDMAの交互動作をデータ処理に応用
することも可能である。このデータ処理方式の場合に
は、2チャネルDMAの交互動作により、例えばインタ
フェース部が外部機器から受け取ったデータをDMA制
御部の片方のチャネルで処理専用LSIに入力し、パイ
プライン処理された結果をDMA制御部の他方のチャネ
ルでメモリ部に格納する。
【0004】
【発明が解決しようとする課題】しかしながら、画像デ
ータ等の膨大な処理を行うには、上記従来の、の方
式ではCPUがデータを処理、転送するため処理時間を
要し、の方式では構成が大がかりになっていまい、し
かも、ハードウェアで構成されるため柔軟性に欠けると
いう問題がある。
ータ等の膨大な処理を行うには、上記従来の、の方
式ではCPUがデータを処理、転送するため処理時間を
要し、の方式では構成が大がかりになっていまい、し
かも、ハードウェアで構成されるため柔軟性に欠けると
いう問題がある。
【0005】また、上記従来のの方式では、パイプラ
イン段数が2以上の処理専用LSIに適用すると、パイ
プライン段数合わせのための無駄な転送動作を行う必要
があり、効率よくデータ処理できないという問題があ
る。例えば画像処理において4段のパイプライン構成で
RGB信号からYMC信号への色変換を行う場合には、
処理専用LSIに続けて4個のデータを入力しなけれ
ば、変換出力が得られないため、交互動作ではその間に
無駄な転送動作を行うことになる。
イン段数が2以上の処理専用LSIに適用すると、パイ
プライン段数合わせのための無駄な転送動作を行う必要
があり、効率よくデータ処理できないという問題があ
る。例えば画像処理において4段のパイプライン構成で
RGB信号からYMC信号への色変換を行う場合には、
処理専用LSIに続けて4個のデータを入力しなけれ
ば、変換出力が得られないため、交互動作ではその間に
無駄な転送動作を行うことになる。
【0006】そこで、本発明は、上記の課題を解決する
ものであって、構成が大がかりにならず、かつ高速にデ
ータをパイプライン処理する制御部を実現することを目
的とするものである。
ものであって、構成が大がかりにならず、かつ高速にデ
ータをパイプライン処理する制御部を実現することを目
的とするものである。
【0007】
【課題を解決するための手段】そのために本発明は、2
チャネル以上で1転送サイクルごとの順番に動作するD
MA制御部と、多段のパイプラインで処理を行う専用集
積回路と、処理結果を格納するメモリ部と、外部機器と
のインタフェース部と、装置全体を制御するCPUとを
備え、DMA制御部は、各チャネルが転送動作を開始す
る迄の遅延転送サイクル数を2以上となるように構成し
たことを特徴とするものである。
チャネル以上で1転送サイクルごとの順番に動作するD
MA制御部と、多段のパイプラインで処理を行う専用集
積回路と、処理結果を格納するメモリ部と、外部機器と
のインタフェース部と、装置全体を制御するCPUとを
備え、DMA制御部は、各チャネルが転送動作を開始す
る迄の遅延転送サイクル数を2以上となるように構成し
たことを特徴とするものである。
【0008】
【作用】本発明のDMA転送方式では、2チャネル以上
で1転送サイクルごとの順番に動作するDMA制御部
と、多段のパイプラインで処理を行う専用集積回路と、
処理結果を格納するメモリ部と、外部機器とのインタフ
ェース部と、装置全体を制御するCPUとを備え、DM
A制御部は、各チャネルが転送動作を開始する迄の遅延
転送サイクル数を2以上となるように構成したので、C
PUの制御下で、インタフェース部が外部機器から受け
取ったデータをDMA制御部の片方のチャネルで処理専
用LSIに入力し、多段のパイプライン処理された結果
をDMA制御部の他方のチャネルでメモリ部に格納する
場合にも、無駄な動作をなくすことができる。
で1転送サイクルごとの順番に動作するDMA制御部
と、多段のパイプラインで処理を行う専用集積回路と、
処理結果を格納するメモリ部と、外部機器とのインタフ
ェース部と、装置全体を制御するCPUとを備え、DM
A制御部は、各チャネルが転送動作を開始する迄の遅延
転送サイクル数を2以上となるように構成したので、C
PUの制御下で、インタフェース部が外部機器から受け
取ったデータをDMA制御部の片方のチャネルで処理専
用LSIに入力し、多段のパイプライン処理された結果
をDMA制御部の他方のチャネルでメモリ部に格納する
場合にも、無駄な動作をなくすことができる。
【0009】
【実施例】以下、本発明の実施例を図面を参照しつつ説
明する。図1は本発明に係るDMA転送方式の1実施例
を示す図である。図1において、DMA制御部1aは、
Aチャネル、Bチャネルの2チャネルからなり、各チャ
ネルに遅延転送サイクルが設定されその設定に基づいて
遅延起動した後1転送サイクルごとの順番に動作するも
のである。専用LSI2aは、多段のパイプラインで処
理を行うものであり、その処理結果を格納するのがメモ
リ部3である。インタフェース部4は、外部機器とのイ
ンタフェースであり、CPU5は、装置全体を制御する
ものである。
明する。図1は本発明に係るDMA転送方式の1実施例
を示す図である。図1において、DMA制御部1aは、
Aチャネル、Bチャネルの2チャネルからなり、各チャ
ネルに遅延転送サイクルが設定されその設定に基づいて
遅延起動した後1転送サイクルごとの順番に動作するも
のである。専用LSI2aは、多段のパイプラインで処
理を行うものであり、その処理結果を格納するのがメモ
リ部3である。インタフェース部4は、外部機器とのイ
ンタフェースであり、CPU5は、装置全体を制御する
ものである。
【0010】DMA制御部1aにおいて、Aチャネル
は、インタフェース部4から専用LSI2aにDMA転
送を行い、Bチャネルは、専用LSI2aからメモリ部
3にDMA転送を行う。また、動作の順番は、Aチャネ
ルが動作を開始して設定された遅延転送サイクル実行
後、Bチャネルが動作を開始して1転送サイクルづつ交
互に動作するように構成される。専用LSI2aは、デ
ータとライト信号入力を与えることにより、必要なデー
タ処理を実行し、結果をリード信号で読み出せるような
多段パイプライン構成とする。
は、インタフェース部4から専用LSI2aにDMA転
送を行い、Bチャネルは、専用LSI2aからメモリ部
3にDMA転送を行う。また、動作の順番は、Aチャネ
ルが動作を開始して設定された遅延転送サイクル実行
後、Bチャネルが動作を開始して1転送サイクルづつ交
互に動作するように構成される。専用LSI2aは、デ
ータとライト信号入力を与えることにより、必要なデー
タ処理を実行し、結果をリード信号で読み出せるような
多段パイプライン構成とする。
【0011】上記構成では、インタフェース部4が外部
機器から受け取ったデータをDMA制御部1aの片方の
Aチャネルで処理専用LSI2aに所定サイクルかけて
入力し、その後、交互動作により多段のパイプライン処
理された結果をDMA制御部1aの他方のBチャネルで
メモリ部3に格納するので、メモリ部3とのDMA動作
も専用LSI2aの処理に追従するため、多段パイプラ
インにおいても正しい結果を得ることができる。パイプ
ライン段数が例えば5段であれば、Aチャネルが動作を
開始して5転送サイクル実行後、Bチャネルが動作を開
始し、以後1転送サイクルづつ交互に動作するように構
成される。このように構成することにより、CPU5か
らDMA制御部1aに対してDMAチャネルの遅延起動
設定を行うことで、パイプライン段数の異なる専用LS
Iも柔軟に使用できる。この実施例において、2つのチ
ャンネルを1転送サイクルごとに交互に動作するように
したが、処理専用LSI12の入力データ数と出力デー
タ数とが異なる場合には、一方あるいは双方のチャンネ
ルを複数の転送サイクルとして交互に動作させてデータ
数をバランスさせるようにしてもよい。
機器から受け取ったデータをDMA制御部1aの片方の
Aチャネルで処理専用LSI2aに所定サイクルかけて
入力し、その後、交互動作により多段のパイプライン処
理された結果をDMA制御部1aの他方のBチャネルで
メモリ部3に格納するので、メモリ部3とのDMA動作
も専用LSI2aの処理に追従するため、多段パイプラ
インにおいても正しい結果を得ることができる。パイプ
ライン段数が例えば5段であれば、Aチャネルが動作を
開始して5転送サイクル実行後、Bチャネルが動作を開
始し、以後1転送サイクルづつ交互に動作するように構
成される。このように構成することにより、CPU5か
らDMA制御部1aに対してDMAチャネルの遅延起動
設定を行うことで、パイプライン段数の異なる専用LS
Iも柔軟に使用できる。この実施例において、2つのチ
ャンネルを1転送サイクルごとに交互に動作するように
したが、処理専用LSI12の入力データ数と出力デー
タ数とが異なる場合には、一方あるいは双方のチャンネ
ルを複数の転送サイクルとして交互に動作させてデータ
数をバランスさせるようにしてもよい。
【0012】図2は本発明のDMA転送方式の第2の実
施例を示す図である。この実施例は、Aチャネル、Bチ
ャネル、Cチャネルの3チャネルからなり、1転送サイ
クルごとの順番に動作する3チャネルのDMA制御部1
cと、パイプライン処理を行う各専用LSI2a、2c
とを備えた構成を採用したものである。そして、Aチャ
ネルは、インタフェース部4から専用LSI2aにDM
A転送を行い、Bチャネルは、専用LSI2aから専用
LSI2cにDMA転送を行い、Cチャネルは、専用L
SI2cからメモリ部3にDMA転送を行うものであ
る。また、動作の順番は、Aチャネルが動作を開始して
設定された所定の遅延転送サイクル実行後、1転送サイ
クルずつ順次Bチャネル、Cチャネルと動作し、以後繰
り返し動作するように構成される。なお、専用LSI2
a、専用LSI2cは、データとライト信号入力を与え
ることにより、必要なデータ処理を実行し、結果をリー
ド信号で読み出せるようなパイプライン構成であり、パ
イプライン段数は、専用LSI2aが多段、専用LSI
2cが1段である。
施例を示す図である。この実施例は、Aチャネル、Bチ
ャネル、Cチャネルの3チャネルからなり、1転送サイ
クルごとの順番に動作する3チャネルのDMA制御部1
cと、パイプライン処理を行う各専用LSI2a、2c
とを備えた構成を採用したものである。そして、Aチャ
ネルは、インタフェース部4から専用LSI2aにDM
A転送を行い、Bチャネルは、専用LSI2aから専用
LSI2cにDMA転送を行い、Cチャネルは、専用L
SI2cからメモリ部3にDMA転送を行うものであ
る。また、動作の順番は、Aチャネルが動作を開始して
設定された所定の遅延転送サイクル実行後、1転送サイ
クルずつ順次Bチャネル、Cチャネルと動作し、以後繰
り返し動作するように構成される。なお、専用LSI2
a、専用LSI2cは、データとライト信号入力を与え
ることにより、必要なデータ処理を実行し、結果をリー
ド信号で読み出せるようなパイプライン構成であり、パ
イプライン段数は、専用LSI2aが多段、専用LSI
2cが1段である。
【0013】この実施例によれば、DMAチャネルの役
割設定を変更することで、専用LSIのカスケード接続
による処理順序を柔軟に構成できる。また、出来上がり
のデータ量が変化する場合には、その処理順の組み合わ
せを変えることによって、処理量を少なくすることがで
き、例えば縮拡処理と色変換処理とを行う場合、縮小と
色変換の組み合わせでは、縮小処理を先に実行した後色
変換処理を行うようにし、拡大と色変換の組み合わせで
は、色変換処理した後拡大処理を行うようにすることに
より、色変換の処理量を少なくすることができる。
割設定を変更することで、専用LSIのカスケード接続
による処理順序を柔軟に構成できる。また、出来上がり
のデータ量が変化する場合には、その処理順の組み合わ
せを変えることによって、処理量を少なくすることがで
き、例えば縮拡処理と色変換処理とを行う場合、縮小と
色変換の組み合わせでは、縮小処理を先に実行した後色
変換処理を行うようにし、拡大と色変換の組み合わせで
は、色変換処理した後拡大処理を行うようにすることに
より、色変換の処理量を少なくすることができる。
【0014】図3は本発明のDMA転送方式の第3の実
施例を示す図である。この実施例は、独立動作や1転送
サイクルごとの順番動作に機能設定可能な2チャネルの
DMA制御部1dと、1段のパイプラインで処理を行う
専用LSI2aとを備えた構成を採用したものである。
DMA制御部1dにおいて、Aチャネル、Bチャネルの
2チャネルがそれぞれ独立に動作可能なように設定され
た場合には、インタフェース部4からメモリ部3にDM
A転送を行ったり、メモリ部3の2つの領域間でDMA
転送を行ったりする。また、1転送サイクルごとの順番
動作に機能設定された場合には、Aチャネルがインタフ
ェース部4から専用LSI2aにDMA転送を行い、B
チャネルが専用LSI2aからメモリ部3にDMA転送
を行う。なお、専用LSI2aはデータとライト信号入
力を与えることにより、必要なデータ処理を実行し、結
果をリード信号で読み出せるような1段パイプライン構
成とする。
施例を示す図である。この実施例は、独立動作や1転送
サイクルごとの順番動作に機能設定可能な2チャネルの
DMA制御部1dと、1段のパイプラインで処理を行う
専用LSI2aとを備えた構成を採用したものである。
DMA制御部1dにおいて、Aチャネル、Bチャネルの
2チャネルがそれぞれ独立に動作可能なように設定され
た場合には、インタフェース部4からメモリ部3にDM
A転送を行ったり、メモリ部3の2つの領域間でDMA
転送を行ったりする。また、1転送サイクルごとの順番
動作に機能設定された場合には、Aチャネルがインタフ
ェース部4から専用LSI2aにDMA転送を行い、B
チャネルが専用LSI2aからメモリ部3にDMA転送
を行う。なお、専用LSI2aはデータとライト信号入
力を与えることにより、必要なデータ処理を実行し、結
果をリード信号で読み出せるような1段パイプライン構
成とする。
【0015】この実施例によれば、DMAチャネルの機
能設定で、通常のDMA動作やパイプライン処理を柔軟
に選択使用できる。
能設定で、通常のDMA動作やパイプライン処理を柔軟
に選択使用できる。
【0016】なお、本発明は、上記の実施例に限定され
るものではなく、種々の変形が可能である。例えば上記
の実施例では、画像データをDMA転送する場合の例で
説明したが、他のジータをDMA転送する場合にも同様
に適用できることはいうまでもない。
るものではなく、種々の変形が可能である。例えば上記
の実施例では、画像データをDMA転送する場合の例で
説明したが、他のジータをDMA転送する場合にも同様
に適用できることはいうまでもない。
【0017】
【発明の効果】以上述べたように、本発明によれば、任
意のパイプライン段数の処理をDMA制御部の各チャネ
ルの遅延動作を設定して実行できるようにしたので、比
較的高速で、柔軟性に富んだ処理装置を容易に提供でき
る。しかも、種々のデータ処理を専用LSIとDMA制
御部に任せるためデータ処理速度を向上させることがで
き、CPUは入出力制御等に専念することができるの
で、システム全体の処理能力を向上させることができ
る。
意のパイプライン段数の処理をDMA制御部の各チャネ
ルの遅延動作を設定して実行できるようにしたので、比
較的高速で、柔軟性に富んだ処理装置を容易に提供でき
る。しかも、種々のデータ処理を専用LSIとDMA制
御部に任せるためデータ処理速度を向上させることがで
き、CPUは入出力制御等に専念することができるの
で、システム全体の処理能力を向上させることができ
る。
【図1】 本発明に係るDMA転送方式の1実施例を説
明するための図である。
明するための図である。
【図2】 本発明に係るDMA転送方式の第2の実施例
を説明するための図である。
を説明するための図である。
【図3】 本発明に係るDMA転送方式の第3の実施例
を説明するための図である。
を説明するための図である。
1a…DMA制御部、2a…専用LSI、3…メモリ
部、4…インタフェース部、5…CPU
部、4…インタフェース部、5…CPU
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G06T 1/20
Claims (1)
- 【請求項1】 2チャネル以上で1転送サイクルごとの
順番に動作するDMA制御部と、多段のパイプラインで
処理を行う専用集積回路と、処理結果を格納するメモリ
部と、外部機器とのインタフェース部と、装置全体を制
御するCPUとを備え、DMA制御部は、各チャネルが
転送動作を開始する迄の遅延転送サイクル数を2以上と
なるように構成したことを特徴とするDMA転送方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28486593A JPH07141288A (ja) | 1993-11-15 | 1993-11-15 | Dma転送方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28486593A JPH07141288A (ja) | 1993-11-15 | 1993-11-15 | Dma転送方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07141288A true JPH07141288A (ja) | 1995-06-02 |
Family
ID=17684036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28486593A Pending JPH07141288A (ja) | 1993-11-15 | 1993-11-15 | Dma転送方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07141288A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007188357A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | データ転送装置 |
JP2013029900A (ja) * | 2011-07-27 | 2013-02-07 | Shuichi Takada | Dma制御装置 |
-
1993
- 1993-11-15 JP JP28486593A patent/JPH07141288A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007188357A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | データ転送装置 |
JP2013029900A (ja) * | 2011-07-27 | 2013-02-07 | Shuichi Takada | Dma制御装置 |
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