JPH07141288A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
- Publication number
- JPH07141288A JPH07141288A JP28486593A JP28486593A JPH07141288A JP H07141288 A JPH07141288 A JP H07141288A JP 28486593 A JP28486593 A JP 28486593A JP 28486593 A JP28486593 A JP 28486593A JP H07141288 A JPH07141288 A JP H07141288A
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- dma
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Abstract
(57)【要約】
【目的】 構成が大がかりにならず、かつ高速にデータ
をパイプライン処理する制御部を実現する。 【構成】 ２チャネル以上で１転送サイクルごとの順番
に動作するＤＭＡ制御部１ａと、多段のパイプラインで
処理を行う専用集積回路２ａと、処理結果を格納するメ
モリ部３と、外部機器とのインタフェース部４と、装置
全体を制御するＣＰＵ５とを備え、ＤＭＡ制御部１ａ
は、各チャネルが転送動作を開始する迄の遅延転送サイ
クル数を２以上となるように構成した。これにより、無
駄な動作をなくすことができる。
をパイプライン処理する制御部を実現する。 【構成】 ２チャネル以上で１転送サイクルごとの順番
に動作するＤＭＡ制御部１ａと、多段のパイプラインで
処理を行う専用集積回路２ａと、処理結果を格納するメ
モリ部３と、外部機器とのインタフェース部４と、装置
全体を制御するＣＰＵ５とを備え、ＤＭＡ制御部１ａ
は、各チャネルが転送動作を開始する迄の遅延転送サイ
クル数を２以上となるように構成した。これにより、無
駄な動作をなくすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、専用集積回路（ＬＳ
Ｉ）により多段パイプラインで高速処理を行うデータ処
理装置のＤＭＡ転送方式で実行する装置に関する。
Ｉ）により多段パイプラインで高速処理を行うデータ処
理装置のＤＭＡ転送方式で実行する装置に関する。
【０００２】
【従来の技術】従来のデータ処理装置では、 ＣＰＵがデータの処理を直接行うか 処理専用ＬＳＩを有しＣＰＵバスに処理専用ＬＳＩ
を接続してデータの転送をＣＰＵが行って処理専用ＬＳ
Ｉがデータの処理を行うか 処理専用のバスと専用のＬＳＩを使ってデータの処
理行うか 等の方式がとられている。
を接続してデータの転送をＣＰＵが行って処理専用ＬＳ
Ｉがデータの処理を行うか 処理専用のバスと専用のＬＳＩを使ってデータの処
理行うか 等の方式がとられている。
【０００３】また、ＣＰＵの介在なしにメモリと処理専
用ＬＳＩとの間で高速のデータ転送を行うＤＭＡ（Dire
ct Memory Access) 転送を用いたデータ処理方式として 特開平４−１９５４４８号公報のデータ転送制御方
法及びそれを用いたデータプロセッサに記載されている
ような２チャネルＤＭＡの交互動作をデータ処理に応用
することも可能である。このデータ処理方式の場合に
は、２チャネルＤＭＡの交互動作により、例えばインタ
フェース部が外部機器から受け取ったデータをＤＭＡ制
御部の片方のチャネルで処理専用ＬＳＩに入力し、パイ
プライン処理された結果をＤＭＡ制御部の他方のチャネ
ルでメモリ部に格納する。
用ＬＳＩとの間で高速のデータ転送を行うＤＭＡ（Dire
ct Memory Access) 転送を用いたデータ処理方式として 特開平４−１９５４４８号公報のデータ転送制御方
法及びそれを用いたデータプロセッサに記載されている
ような２チャネルＤＭＡの交互動作をデータ処理に応用
することも可能である。このデータ処理方式の場合に
は、２チャネルＤＭＡの交互動作により、例えばインタ
フェース部が外部機器から受け取ったデータをＤＭＡ制
御部の片方のチャネルで処理専用ＬＳＩに入力し、パイ
プライン処理された結果をＤＭＡ制御部の他方のチャネ
ルでメモリ部に格納する。
【０００４】
【発明が解決しようとする課題】しかしながら、画像デ
ータ等の膨大な処理を行うには、上記従来の、の方
式ではＣＰＵがデータを処理、転送するため処理時間を
要し、の方式では構成が大がかりになっていまい、し
かも、ハードウェアで構成されるため柔軟性に欠けると
いう問題がある。
ータ等の膨大な処理を行うには、上記従来の、の方
式ではＣＰＵがデータを処理、転送するため処理時間を
要し、の方式では構成が大がかりになっていまい、し
かも、ハードウェアで構成されるため柔軟性に欠けると
いう問題がある。
【０００５】また、上記従来のの方式では、パイプラ
イン段数が２以上の処理専用ＬＳＩに適用すると、パイ
プライン段数合わせのための無駄な転送動作を行う必要
があり、効率よくデータ処理できないという問題があ
る。例えば画像処理において４段のパイプライン構成で
ＲＧＢ信号からＹＭＣ信号への色変換を行う場合には、
処理専用ＬＳＩに続けて４個のデータを入力しなけれ
ば、変換出力が得られないため、交互動作ではその間に
無駄な転送動作を行うことになる。
イン段数が２以上の処理専用ＬＳＩに適用すると、パイ
プライン段数合わせのための無駄な転送動作を行う必要
があり、効率よくデータ処理できないという問題があ
る。例えば画像処理において４段のパイプライン構成で
ＲＧＢ信号からＹＭＣ信号への色変換を行う場合には、
処理専用ＬＳＩに続けて４個のデータを入力しなけれ
ば、変換出力が得られないため、交互動作ではその間に
無駄な転送動作を行うことになる。
【０００６】そこで、本発明は、上記の課題を解決する
ものであって、構成が大がかりにならず、かつ高速にデ
ータをパイプライン処理する制御部を実現することを目
的とするものである。
ものであって、構成が大がかりにならず、かつ高速にデ
ータをパイプライン処理する制御部を実現することを目
的とするものである。
【０００７】
【課題を解決するための手段】そのために本発明は、２
チャネル以上で１転送サイクルごとの順番に動作するＤ
ＭＡ制御部と、多段のパイプラインで処理を行う専用集
積回路と、処理結果を格納するメモリ部と、外部機器と
のインタフェース部と、装置全体を制御するＣＰＵとを
備え、ＤＭＡ制御部は、各チャネルが転送動作を開始す
る迄の遅延転送サイクル数を２以上となるように構成し
たことを特徴とするものである。
チャネル以上で１転送サイクルごとの順番に動作するＤ
ＭＡ制御部と、多段のパイプラインで処理を行う専用集
積回路と、処理結果を格納するメモリ部と、外部機器と
のインタフェース部と、装置全体を制御するＣＰＵとを
備え、ＤＭＡ制御部は、各チャネルが転送動作を開始す
る迄の遅延転送サイクル数を２以上となるように構成し
たことを特徴とするものである。
【０００８】
【作用】本発明のＤＭＡ転送方式では、２チャネル以上
で１転送サイクルごとの順番に動作するＤＭＡ制御部
と、多段のパイプラインで処理を行う専用集積回路と、
処理結果を格納するメモリ部と、外部機器とのインタフ
ェース部と、装置全体を制御するＣＰＵとを備え、ＤＭ
Ａ制御部は、各チャネルが転送動作を開始する迄の遅延
転送サイクル数を２以上となるように構成したので、Ｃ
ＰＵの制御下で、インタフェース部が外部機器から受け
取ったデータをＤＭＡ制御部の片方のチャネルで処理専
用ＬＳＩに入力し、多段のパイプライン処理された結果
をＤＭＡ制御部の他方のチャネルでメモリ部に格納する
場合にも、無駄な動作をなくすことができる。
で１転送サイクルごとの順番に動作するＤＭＡ制御部
と、多段のパイプラインで処理を行う専用集積回路と、
処理結果を格納するメモリ部と、外部機器とのインタフ
ェース部と、装置全体を制御するＣＰＵとを備え、ＤＭ
Ａ制御部は、各チャネルが転送動作を開始する迄の遅延
転送サイクル数を２以上となるように構成したので、Ｃ
ＰＵの制御下で、インタフェース部が外部機器から受け
取ったデータをＤＭＡ制御部の片方のチャネルで処理専
用ＬＳＩに入力し、多段のパイプライン処理された結果
をＤＭＡ制御部の他方のチャネルでメモリ部に格納する
場合にも、無駄な動作をなくすことができる。
【０００９】
【実施例】以下、本発明の実施例を図面を参照しつつ説
明する。図１は本発明に係るＤＭＡ転送方式の１実施例
を示す図である。図１において、ＤＭＡ制御部１ａは、
Ａチャネル、Ｂチャネルの２チャネルからなり、各チャ
ネルに遅延転送サイクルが設定されその設定に基づいて
遅延起動した後１転送サイクルごとの順番に動作するも
のである。専用ＬＳＩ２ａは、多段のパイプラインで処
理を行うものであり、その処理結果を格納するのがメモ
リ部３である。インタフェース部４は、外部機器とのイ
ンタフェースであり、ＣＰＵ５は、装置全体を制御する
ものである。
明する。図１は本発明に係るＤＭＡ転送方式の１実施例
を示す図である。図１において、ＤＭＡ制御部１ａは、
Ａチャネル、Ｂチャネルの２チャネルからなり、各チャ
ネルに遅延転送サイクルが設定されその設定に基づいて
遅延起動した後１転送サイクルごとの順番に動作するも
のである。専用ＬＳＩ２ａは、多段のパイプラインで処
理を行うものであり、その処理結果を格納するのがメモ
リ部３である。インタフェース部４は、外部機器とのイ
ンタフェースであり、ＣＰＵ５は、装置全体を制御する
ものである。
【００１０】ＤＭＡ制御部１ａにおいて、Ａチャネル
は、インタフェース部４から専用ＬＳＩ２ａにＤＭＡ転
送を行い、Ｂチャネルは、専用ＬＳＩ２ａからメモリ部
３にＤＭＡ転送を行う。また、動作の順番は、Ａチャネ
ルが動作を開始して設定された遅延転送サイクル実行
後、Ｂチャネルが動作を開始して１転送サイクルづつ交
互に動作するように構成される。専用ＬＳＩ２ａは、デ
ータとライト信号入力を与えることにより、必要なデー
タ処理を実行し、結果をリード信号で読み出せるような
多段パイプライン構成とする。
は、インタフェース部４から専用ＬＳＩ２ａにＤＭＡ転
送を行い、Ｂチャネルは、専用ＬＳＩ２ａからメモリ部
３にＤＭＡ転送を行う。また、動作の順番は、Ａチャネ
ルが動作を開始して設定された遅延転送サイクル実行
後、Ｂチャネルが動作を開始して１転送サイクルづつ交
互に動作するように構成される。専用ＬＳＩ２ａは、デ
ータとライト信号入力を与えることにより、必要なデー
タ処理を実行し、結果をリード信号で読み出せるような
多段パイプライン構成とする。
【００１１】上記構成では、インタフェース部４が外部
機器から受け取ったデータをＤＭＡ制御部１ａの片方の
Ａチャネルで処理専用ＬＳＩ２ａに所定サイクルかけて
入力し、その後、交互動作により多段のパイプライン処
理された結果をＤＭＡ制御部１ａの他方のＢチャネルで
メモリ部３に格納するので、メモリ部３とのＤＭＡ動作
も専用ＬＳＩ２ａの処理に追従するため、多段パイプラ
インにおいても正しい結果を得ることができる。パイプ
ライン段数が例えば５段であれば、Ａチャネルが動作を
開始して５転送サイクル実行後、Ｂチャネルが動作を開
始し、以後１転送サイクルづつ交互に動作するように構
成される。このように構成することにより、ＣＰＵ５か
らＤＭＡ制御部１ａに対してＤＭＡチャネルの遅延起動
設定を行うことで、パイプライン段数の異なる専用ＬＳ
Ｉも柔軟に使用できる。この実施例において、２つのチ
ャンネルを１転送サイクルごとに交互に動作するように
したが、処理専用ＬＳＩ１２の入力データ数と出力デー
タ数とが異なる場合には、一方あるいは双方のチャンネ
ルを複数の転送サイクルとして交互に動作させてデータ
数をバランスさせるようにしてもよい。
機器から受け取ったデータをＤＭＡ制御部１ａの片方の
Ａチャネルで処理専用ＬＳＩ２ａに所定サイクルかけて
入力し、その後、交互動作により多段のパイプライン処
理された結果をＤＭＡ制御部１ａの他方のＢチャネルで
メモリ部３に格納するので、メモリ部３とのＤＭＡ動作
も専用ＬＳＩ２ａの処理に追従するため、多段パイプラ
インにおいても正しい結果を得ることができる。パイプ
ライン段数が例えば５段であれば、Ａチャネルが動作を
開始して５転送サイクル実行後、Ｂチャネルが動作を開
始し、以後１転送サイクルづつ交互に動作するように構
成される。このように構成することにより、ＣＰＵ５か
らＤＭＡ制御部１ａに対してＤＭＡチャネルの遅延起動
設定を行うことで、パイプライン段数の異なる専用ＬＳ
Ｉも柔軟に使用できる。この実施例において、２つのチ
ャンネルを１転送サイクルごとに交互に動作するように
したが、処理専用ＬＳＩ１２の入力データ数と出力デー
タ数とが異なる場合には、一方あるいは双方のチャンネ
ルを複数の転送サイクルとして交互に動作させてデータ
数をバランスさせるようにしてもよい。
【００１２】図２は本発明のＤＭＡ転送方式の第２の実
施例を示す図である。この実施例は、Ａチャネル、Ｂチ
ャネル、Ｃチャネルの３チャネルからなり、１転送サイ
クルごとの順番に動作する３チャネルのＤＭＡ制御部１
ｃと、パイプライン処理を行う各専用ＬＳＩ２ａ、２ｃ
とを備えた構成を採用したものである。そして、Ａチャ
ネルは、インタフェース部４から専用ＬＳＩ２ａにＤＭ
Ａ転送を行い、Ｂチャネルは、専用ＬＳＩ２ａから専用
ＬＳＩ２ｃにＤＭＡ転送を行い、Ｃチャネルは、専用Ｌ
ＳＩ２ｃからメモリ部３にＤＭＡ転送を行うものであ
る。また、動作の順番は、Ａチャネルが動作を開始して
設定された所定の遅延転送サイクル実行後、１転送サイ
クルずつ順次Ｂチャネル、Ｃチャネルと動作し、以後繰
り返し動作するように構成される。なお、専用ＬＳＩ２
ａ、専用ＬＳＩ２ｃは、データとライト信号入力を与え
ることにより、必要なデータ処理を実行し、結果をリー
ド信号で読み出せるようなパイプライン構成であり、パ
イプライン段数は、専用ＬＳＩ２ａが多段、専用ＬＳＩ
２ｃが１段である。
施例を示す図である。この実施例は、Ａチャネル、Ｂチ
ャネル、Ｃチャネルの３チャネルからなり、１転送サイ
クルごとの順番に動作する３チャネルのＤＭＡ制御部１
ｃと、パイプライン処理を行う各専用ＬＳＩ２ａ、２ｃ
とを備えた構成を採用したものである。そして、Ａチャ
ネルは、インタフェース部４から専用ＬＳＩ２ａにＤＭ
Ａ転送を行い、Ｂチャネルは、専用ＬＳＩ２ａから専用
ＬＳＩ２ｃにＤＭＡ転送を行い、Ｃチャネルは、専用Ｌ
ＳＩ２ｃからメモリ部３にＤＭＡ転送を行うものであ
る。また、動作の順番は、Ａチャネルが動作を開始して
設定された所定の遅延転送サイクル実行後、１転送サイ
クルずつ順次Ｂチャネル、Ｃチャネルと動作し、以後繰
り返し動作するように構成される。なお、専用ＬＳＩ２
ａ、専用ＬＳＩ２ｃは、データとライト信号入力を与え
ることにより、必要なデータ処理を実行し、結果をリー
ド信号で読み出せるようなパイプライン構成であり、パ
イプライン段数は、専用ＬＳＩ２ａが多段、専用ＬＳＩ
２ｃが１段である。
【００１３】この実施例によれば、ＤＭＡチャネルの役
割設定を変更することで、専用ＬＳＩのカスケード接続
による処理順序を柔軟に構成できる。また、出来上がり
のデータ量が変化する場合には、その処理順の組み合わ
せを変えることによって、処理量を少なくすることがで
き、例えば縮拡処理と色変換処理とを行う場合、縮小と
色変換の組み合わせでは、縮小処理を先に実行した後色
変換処理を行うようにし、拡大と色変換の組み合わせで
は、色変換処理した後拡大処理を行うようにすることに
より、色変換の処理量を少なくすることができる。
割設定を変更することで、専用ＬＳＩのカスケード接続
による処理順序を柔軟に構成できる。また、出来上がり
のデータ量が変化する場合には、その処理順の組み合わ
せを変えることによって、処理量を少なくすることがで
き、例えば縮拡処理と色変換処理とを行う場合、縮小と
色変換の組み合わせでは、縮小処理を先に実行した後色
変換処理を行うようにし、拡大と色変換の組み合わせで
は、色変換処理した後拡大処理を行うようにすることに
より、色変換の処理量を少なくすることができる。
【００１４】図３は本発明のＤＭＡ転送方式の第３の実
施例を示す図である。この実施例は、独立動作や１転送
サイクルごとの順番動作に機能設定可能な２チャネルの
ＤＭＡ制御部１ｄと、１段のパイプラインで処理を行う
専用ＬＳＩ２ａとを備えた構成を採用したものである。
ＤＭＡ制御部１ｄにおいて、Ａチャネル、Ｂチャネルの
２チャネルがそれぞれ独立に動作可能なように設定され
た場合には、インタフェース部４からメモリ部３にＤＭ
Ａ転送を行ったり、メモリ部３の２つの領域間でＤＭＡ
転送を行ったりする。また、１転送サイクルごとの順番
動作に機能設定された場合には、Ａチャネルがインタフ
ェース部４から専用ＬＳＩ２ａにＤＭＡ転送を行い、Ｂ
チャネルが専用ＬＳＩ２ａからメモリ部３にＤＭＡ転送
を行う。なお、専用ＬＳＩ２ａはデータとライト信号入
力を与えることにより、必要なデータ処理を実行し、結
果をリード信号で読み出せるような１段パイプライン構
成とする。
施例を示す図である。この実施例は、独立動作や１転送
サイクルごとの順番動作に機能設定可能な２チャネルの
ＤＭＡ制御部１ｄと、１段のパイプラインで処理を行う
専用ＬＳＩ２ａとを備えた構成を採用したものである。
ＤＭＡ制御部１ｄにおいて、Ａチャネル、Ｂチャネルの
２チャネルがそれぞれ独立に動作可能なように設定され
た場合には、インタフェース部４からメモリ部３にＤＭ
Ａ転送を行ったり、メモリ部３の２つの領域間でＤＭＡ
転送を行ったりする。また、１転送サイクルごとの順番
動作に機能設定された場合には、Ａチャネルがインタフ
ェース部４から専用ＬＳＩ２ａにＤＭＡ転送を行い、Ｂ
チャネルが専用ＬＳＩ２ａからメモリ部３にＤＭＡ転送
を行う。なお、専用ＬＳＩ２ａはデータとライト信号入
力を与えることにより、必要なデータ処理を実行し、結
果をリード信号で読み出せるような１段パイプライン構
成とする。
【００１５】この実施例によれば、ＤＭＡチャネルの機
能設定で、通常のＤＭＡ動作やパイプライン処理を柔軟
に選択使用できる。
能設定で、通常のＤＭＡ動作やパイプライン処理を柔軟
に選択使用できる。
【００１６】なお、本発明は、上記の実施例に限定され
るものではなく、種々の変形が可能である。例えば上記
の実施例では、画像データをＤＭＡ転送する場合の例で
説明したが、他のジータをＤＭＡ転送する場合にも同様
に適用できることはいうまでもない。
るものではなく、種々の変形が可能である。例えば上記
の実施例では、画像データをＤＭＡ転送する場合の例で
説明したが、他のジータをＤＭＡ転送する場合にも同様
に適用できることはいうまでもない。
【００１７】
【発明の効果】以上述べたように、本発明によれば、任
意のパイプライン段数の処理をＤＭＡ制御部の各チャネ
ルの遅延動作を設定して実行できるようにしたので、比
較的高速で、柔軟性に富んだ処理装置を容易に提供でき
る。しかも、種々のデータ処理を専用ＬＳＩとＤＭＡ制
御部に任せるためデータ処理速度を向上させることがで
き、ＣＰＵは入出力制御等に専念することができるの
で、システム全体の処理能力を向上させることができ
る。
意のパイプライン段数の処理をＤＭＡ制御部の各チャネ
ルの遅延動作を設定して実行できるようにしたので、比
較的高速で、柔軟性に富んだ処理装置を容易に提供でき
る。しかも、種々のデータ処理を専用ＬＳＩとＤＭＡ制
御部に任せるためデータ処理速度を向上させることがで
き、ＣＰＵは入出力制御等に専念することができるの
で、システム全体の処理能力を向上させることができ
る。
【図１】 本発明に係るＤＭＡ転送方式の１実施例を説
明するための図である。
明するための図である。
【図２】 本発明に係るＤＭＡ転送方式の第２の実施例
を説明するための図である。
を説明するための図である。
【図３】 本発明に係るＤＭＡ転送方式の第３の実施例
を説明するための図である。
を説明するための図である。
１ａ…ＤＭＡ制御部、２ａ…専用ＬＳＩ、３…メモリ
部、４…インタフェース部、５…ＣＰＵ
部、４…インタフェース部、５…ＣＰＵ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 1/20
Claims (1)
- 【請求項１】 ２チャネル以上で１転送サイクルごとの
順番に動作するＤＭＡ制御部と、多段のパイプラインで
処理を行う専用集積回路と、処理結果を格納するメモリ
部と、外部機器とのインタフェース部と、装置全体を制
御するＣＰＵとを備え、ＤＭＡ制御部は、各チャネルが
転送動作を開始する迄の遅延転送サイクル数を２以上と
なるように構成したことを特徴とするＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28486593A JPH07141288A (ja) | 1993-11-15 | 1993-11-15 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28486593A JPH07141288A (ja) | 1993-11-15 | 1993-11-15 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07141288A true JPH07141288A (ja) | 1995-06-02 |
Family
ID=17684036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28486593A Pending JPH07141288A (ja) | 1993-11-15 | 1993-11-15 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07141288A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188357A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | データ転送装置 |
| JP2013029900A (ja) * | 2011-07-27 | 2013-02-07 | Shuichi Takada | Ｄｍａ制御装置 |
-
1993
- 1993-11-15 JP JP28486593A patent/JPH07141288A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188357A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | データ転送装置 |
| JP2013029900A (ja) * | 2011-07-27 | 2013-02-07 | Shuichi Takada | Ｄｍａ制御装置 |
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