JPS63197088A - マルチポ−トメモリセル - Google Patents
マルチポ−トメモリセルInfo
- Publication number
- JPS63197088A JPS63197088A JP62030323A JP3032387A JPS63197088A JP S63197088 A JPS63197088 A JP S63197088A JP 62030323 A JP62030323 A JP 62030323A JP 3032387 A JP3032387 A JP 3032387A JP S63197088 A JPS63197088 A JP S63197088A
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- 238000013500 data storage Methods 0.000 claims abstract description 15
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマルチポートメモリを構成する上で必要となる
マルチポートメモリセルに関するものである。
マルチポートメモリセルに関するものである。
従来の技術
従来、マルチポートメモリを構成するためには、スタチ
ック型ランダムアクセスメモリのメモリセルをマルチポ
ート化したものがほとんどである。
ック型ランダムアクセスメモリのメモリセルをマルチポ
ート化したものがほとんどである。
第２図に、従来のマルチポートメモリセルを示す。第２
図において、書き込み／読み出しポートを２本と読み出
し専用ポートを２本とを有するマ３へ−２ ルチポートメモリセルの例を示している。
図において、書き込み／読み出しポートを２本と読み出
し専用ポートを２本とを有するマ３へ−２ ルチポートメモリセルの例を示している。
インバータ２２．２４でデータを記憶するためのフリッ
プフロップを構成している。ワード線Ｗ１゜Ｗ２は書き
込み動作および読み出し動作の両方をおこなうだめのワ
ード選択をおこない、ワード線Ｗ３ 、Ｗ４は読み出し
動作のみをおこなうだめのワード選択をおこなう。ビッ
ト線Ｂ１ 、Ｂ１＊。
プフロップを構成している。ワード線Ｗ１゜Ｗ２は書き
込み動作および読み出し動作の両方をおこなうだめのワ
ード選択をおこない、ワード線Ｗ３ 、Ｗ４は読み出し
動作のみをおこなうだめのワード選択をおこなう。ビッ
ト線Ｂ１ 、Ｂ１＊。
Ｂ２．Ｂ２＊は読み出し動作および書き込み動作をおこ
なうだめのビット線で、ビット線Ｂ３゜Ｂ４は読み出し
動作専用のビット線である。
なうだめのビット線で、ビット線Ｂ３゜Ｂ４は読み出し
動作専用のビット線である。
書き込み動作では、ワード線Ｗ１もしくはＷ２のいずれ
か一方が選択されてマルチボートメモリのトランスファ
ーゲート（３０，３２もしくは３４、３ｅ ）を導通状
態としてビット線（Ｂ１゜Ｂ１））ＣもしくはＢ２ 、
Ｂ２＊）にある書き込みデータに書き換える。この時、
例えば、ビット線がＢ １ ＝ ” Ｈ’“、Ｂ１＊＝
”Ｌ”として、フリップフロップの状態がデータ゛’Ｌ
”（Ｑ二”Ｌ”、Ｑ＊＝ ” Ｈ” ）を記憶している
とすると、書き込み動作ではビット線のデータとフリッ
プフロップの記憶しているデータが衝突するためにＤＣ
パス（電源線からＰチャンネルＭＯＳＦＥＴを経由して
ＮチャンネルＭＯ８ＦＦＴを通って接地線に流れ込む電
流バスが存在する）ができる。フリップフロップを構成
するインバータの駆動能力とビット線を駆動する書き込
み回路の駆動能力では、書き込み動作を行なうためには
、当然、書き込み回路の駆動能力を十分に大きくしてお
かなければならない。こうした、書き込み回路とフリッ
プフロップとのデータの衝突がある場合は、書き込み動
作を高速化することが難しい。
か一方が選択されてマルチボートメモリのトランスファ
ーゲート（３０，３２もしくは３４、３ｅ ）を導通状
態としてビット線（Ｂ１゜Ｂ１））ＣもしくはＢ２ 、
Ｂ２＊）にある書き込みデータに書き換える。この時、
例えば、ビット線がＢ １ ＝ ” Ｈ’“、Ｂ１＊＝
”Ｌ”として、フリップフロップの状態がデータ゛’Ｌ
”（Ｑ二”Ｌ”、Ｑ＊＝ ” Ｈ” ）を記憶している
とすると、書き込み動作ではビット線のデータとフリッ
プフロップの記憶しているデータが衝突するためにＤＣ
パス（電源線からＰチャンネルＭＯＳＦＥＴを経由して
ＮチャンネルＭＯ８ＦＦＴを通って接地線に流れ込む電
流バスが存在する）ができる。フリップフロップを構成
するインバータの駆動能力とビット線を駆動する書き込
み回路の駆動能力では、書き込み動作を行なうためには
、当然、書き込み回路の駆動能力を十分に大きくしてお
かなければならない。こうした、書き込み回路とフリッ
プフロップとのデータの衝突がある場合は、書き込み動
作を高速化することが難しい。
また、データの衝突がある場合は、ＤＣパスができたた
めに消費電流の増加を招くことになる。
めに消費電流の増加を招くことになる。
発明が解決しようとする問題点
従来のマルチポートメモリセルでは読み出し動作および
書き込み動作の両方の動作サイクルを高速化することが
難しい。一方、マルチポートメモリを用いた処理装置で
は性能を向上させるために、マルチボートメモリの読み
だし動作および書き込み動作の両方の動作サイクルを高
速化することが５へ一７゛ 望まれている。
書き込み動作の両方の動作サイクルを高速化することが
難しい。一方、マルチポートメモリを用いた処理装置で
は性能を向上させるために、マルチボートメモリの読み
だし動作および書き込み動作の両方の動作サイクルを高
速化することが５へ一７゛ 望まれている。
本発明ではかかる問題点を鑑みてなされたもので、書き
込み動作において、マルチポートメモリの記憶データと
書き換えるだめのビット線のデータの衝突を防ぐことに
よシ書き込み動作の高速化を実現させている。これによ
って、読みだし動作および書き込み動作の両方の動作サ
イクルを高速に実現できるマルチポートメモリセルを提
供するものである。
込み動作において、マルチポートメモリの記憶データと
書き換えるだめのビット線のデータの衝突を防ぐことに
よシ書き込み動作の高速化を実現させている。これによ
って、読みだし動作および書き込み動作の両方の動作サ
イクルを高速に実現できるマルチポートメモリセルを提
供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明では、書き込み制御
線と、ｍ個の書き込み専用ビット線と、ｎ個の読み出し
専用ビット線と、ｎ個（ただし、ｎ）ｍ ）のワード線
と、データ記憶手段と、ｍ個の書き込み手段と、ｎ個の
読み出し手段とを有し、前記データ記憶手段は第１のイ
ンバータと第２のインバータと双方向トランスファーゲ
ートを有して、第１のインバータの出力を第２のインバ
ータの入力に接続し、第２のインバータの出力を双方向
トランスファーゲートの一方の節点に接続し、双方向ト
ランスファーゲートの他方の節点を第１のインバータの
入力に接続し、前記書き込み制御線を用いて書き込み動
作時に双方向トランスファーゲートを非導通状態とする
構成とし、前記読み出し手段は２個のｎチャンネルＭＯ
ＳＦＥＴを直列接続して、ソースを接地線に接続し、ド
レインを読み出し専用ビット線に接続し、２個のゲート
入力の一方をワード線に、他方を前記データ記憶手段の
第１もしくは第２のインバータの出力と接続した構成と
し、前記書き込み手段は１個のｎチャンネルＭＯＳＦＥ
Ｔを有し、ソースを書き込み専用ビット線に接続し、ド
レインを前記データ記憶手段の第１のインバータの入力
に接続し、ゲートをワード線に接続して構成したマルチ
ポートメモリセルである。
線と、ｍ個の書き込み専用ビット線と、ｎ個の読み出し
専用ビット線と、ｎ個（ただし、ｎ）ｍ ）のワード線
と、データ記憶手段と、ｍ個の書き込み手段と、ｎ個の
読み出し手段とを有し、前記データ記憶手段は第１のイ
ンバータと第２のインバータと双方向トランスファーゲ
ートを有して、第１のインバータの出力を第２のインバ
ータの入力に接続し、第２のインバータの出力を双方向
トランスファーゲートの一方の節点に接続し、双方向ト
ランスファーゲートの他方の節点を第１のインバータの
入力に接続し、前記書き込み制御線を用いて書き込み動
作時に双方向トランスファーゲートを非導通状態とする
構成とし、前記読み出し手段は２個のｎチャンネルＭＯ
ＳＦＥＴを直列接続して、ソースを接地線に接続し、ド
レインを読み出し専用ビット線に接続し、２個のゲート
入力の一方をワード線に、他方を前記データ記憶手段の
第１もしくは第２のインバータの出力と接続した構成と
し、前記書き込み手段は１個のｎチャンネルＭＯＳＦＥ
Ｔを有し、ソースを書き込み専用ビット線に接続し、ド
レインを前記データ記憶手段の第１のインバータの入力
に接続し、ゲートをワード線に接続して構成したマルチ
ポートメモリセルである。
作用
本発明は上記の構成によシ、書き込み動作時に、データ
記憶手段のフリップフロップは書き込み制御線により双
方向トランスファゲートが非導通状態になることにより
インバータの帰還経路が遮断７ ヘー。
記憶手段のフリップフロップは書き込み制御線により双
方向トランスファゲートが非導通状態になることにより
インバータの帰還経路が遮断７ ヘー。
されて、単にインバータ２段を直列接続したことになり
、これによって、データの書き換えが容易に行なうこと
ができる。このことから、書き込み動作の高速化をはか
ることができる。
、これによって、データの書き換えが容易に行なうこと
ができる。このことから、書き込み動作の高速化をはか
ることができる。
実施例
第１図は本発明のマルチポートメモリセルの一実施例を
示す回路図である。第１図において、Ｗｐは書き込み制
御線、Ｂｗｌ、Ｂｗ２は書き込み専用ビット線、Ｂｒ１
．Ｂｒ２．Ｂｒ３ 、Ｂｒ４は読み出し専用ビット線、
Ｗｌ 、Ｗ２．Ｗ３．Ｗ４はワード線、２はデータ記憶
手段、４，６は書き込み手段、８，１０，１２．１４は
読み出し手段である。
示す回路図である。第１図において、Ｗｐは書き込み制
御線、Ｂｗｌ、Ｂｗ２は書き込み専用ビット線、Ｂｒ１
．Ｂｒ２．Ｂｒ３ 、Ｂｒ４は読み出し専用ビット線、
Ｗｌ 、Ｗ２．Ｗ３．Ｗ４はワード線、２はデータ記憶
手段、４，６は書き込み手段、８，１０，１２．１４は
読み出し手段である。
第１図は第２図と同様、書き込みおよび読み出しポート
を２本と、読み出し専用ボートを２本有する例を示して
いる。
を２本と、読み出し専用ボートを２本有する例を示して
いる。
書き込み手段とは、書き込み専用ビット線の信号をデー
タ記憶手段に転送するだめのトランスファーゲートで構
成している。読み出し手段は、データ記憶手段のデータ
を選択されたワード線に応じた読み出し専用ビット線に
転送するために、ＭＯ８ＦＩｉ：Ｔ２個を直列に接続し
て、一方のＭＯＳＦＥＴのゲートにワード線を、他方の
ＭＯＳＦＥＴのゲートに記憶データを接続し、ソースを
接地線に、ドレインを読み出し専用ビット線に接続して
いる。
タ記憶手段に転送するだめのトランスファーゲートで構
成している。読み出し手段は、データ記憶手段のデータ
を選択されたワード線に応じた読み出し専用ビット線に
転送するために、ＭＯ８ＦＩｉ：Ｔ２個を直列に接続し
て、一方のＭＯＳＦＥＴのゲートにワード線を、他方の
ＭＯＳＦＥＴのゲートに記憶データを接続し、ソースを
接地線に、ドレインを読み出し専用ビット線に接続して
いる。
書き込み動作においては、書き込み制御線Ｗｐは゛Ｌ″
レベルとなるために、トランスファーゲート２６は非導
通状態となシ、フリップフロップ２はインバータ２４の
出力がインバータ２２の入力に接続されない。これによ
って、フリップフロップ回路２は単なるインバータ２段
を直列接続した構成となるため、ビット線ＢＷ１．ＢＷ
２にあるデータをワード線Ｗ１あるいはＷ２によってい
ずれか一方が選択されトランスファーゲート４もしくは
６が導通状態となり節点Ｑの電位を確定する。節点Ｑの
電位が確定すると、インバータ２２によって節点Ｑ＊の
電位を確定する。
レベルとなるために、トランスファーゲート２６は非導
通状態となシ、フリップフロップ２はインバータ２４の
出力がインバータ２２の入力に接続されない。これによ
って、フリップフロップ回路２は単なるインバータ２段
を直列接続した構成となるため、ビット線ＢＷ１．ＢＷ
２にあるデータをワード線Ｗ１あるいはＷ２によってい
ずれか一方が選択されトランスファーゲート４もしくは
６が導通状態となり節点Ｑの電位を確定する。節点Ｑの
電位が確定すると、インバータ２２によって節点Ｑ＊の
電位を確定する。
この時、フリップフロップ回路２は単なるインバータ２
段を直列接続した構成となっているため９へ−゛ データの衝突も起こらずに、高速にデータの書き換えが
行なえる。
段を直列接続した構成となっているため９へ−゛ データの衝突も起こらずに、高速にデータの書き換えが
行なえる。
読み出し動作においては、書き込み制御線Ｗｐは゛Ｈ″
レベルとなるために、トランスファーゲート２６は導通
状態となるため、フリップフロップ回路２はインバータ
２４の出力がインバータ２２の入力に電気的に接続され
るために、記憶データを保持している。これによって、
節点Ｑ。
レベルとなるために、トランスファーゲート２６は導通
状態となるため、フリップフロップ回路２はインバータ
２４の出力がインバータ２２の入力に電気的に接続され
るために、記憶データを保持している。これによって、
節点Ｑ。
Ｑ＊の電位が確定しているために、読み出すべきポート
をワード線によって選択することによシ、読み出し動作
が行なわれる。読み出されるポートのビット線はあらか
じめＨ”レベルにプリチャージされていて、ワード線の
選択により、記憶データに応じてｔｔ Ｈｎレベルを保
持するか、ｔｔ １．”レベルに変化する。
をワード線によって選択することによシ、読み出し動作
が行なわれる。読み出されるポートのビット線はあらか
じめＨ”レベルにプリチャージされていて、ワード線の
選択により、記憶データに応じてｔｔ Ｈｎレベルを保
持するか、ｔｔ １．”レベルに変化する。
また、マルチボートの数を多くした場合においても、イ
ンバータ２２．２４の負荷を均等に与えることができる
ので、書き込み動作および読み出し動作の両方のサイク
ルの高速化が実現できる。
ンバータ２２．２４の負荷を均等に与えることができる
ので、書き込み動作および読み出し動作の両方のサイク
ルの高速化が実現できる。
発明の効果
本発明によれば、データを記憶するデータ記憶手段を書
き込み制御線により、書き込み動作時にはフリップフロ
ップ回路を構成する双方向トランスファーゲートを遮断
して、単にインバータ２段を直列接続した構成にするこ
とによりデータの書き換えを高速に行なうことが可能と
なシ、これによって、読み出し動作および書き込み動作
の両方のサイクルを高速に実現することができる。
き込み制御線により、書き込み動作時にはフリップフロ
ップ回路を構成する双方向トランスファーゲートを遮断
して、単にインバータ２段を直列接続した構成にするこ
とによりデータの書き換えを高速に行なうことが可能と
なシ、これによって、読み出し動作および書き込み動作
の両方のサイクルを高速に実現することができる。
また、書き込み動作における書き込みデータと記憶デー
タとの衝突がないために不要なりＣパスができないため
低消費電力化にも効果がある。
タとの衝突がないために不要なりＣパスができないため
低消費電力化にも効果がある。
さらに、マルチポートのボート数を増加させた場合にも
、フリップフロップ回路の２個のインバータに負荷を均
等に分けることができるために、読み出し動作および書
き込み動作の両方のサイクルを高速に実現することがで
きる。
、フリップフロップ回路の２個のインバータに負荷を均
等に分けることができるために、読み出し動作および書
き込み動作の両方のサイクルを高速に実現することがで
きる。
４、簡単な図面の説明
第１図は本発明のマルチボートメモリセルの一実施例を
示す回路図、第２図は従来のマルチポートメモリセルを
示す回路図である。
示す回路図、第２図は従来のマルチポートメモリセルを
示す回路図である。
１１、。
２・・・・・・フリップフロップ回路、４，６・・・・
・・書き込み用トランスファーゲート、８，１０，１２
゜１４・・・・・・読み出し用トランスファーゲート。
・・書き込み用トランスファーゲート、８，１０，１２
゜１４・・・・・・読み出し用トランスファーゲート。
Claims (1)
- 書き込み制御線と、ｍ個の書き込み専用ビット線と、
ｎ個の読み出し専用ビット線と、ｎ個（ただし、ｎ＞ｍ
）のワード線と、データ記憶手段と、ｍ個の書き込み手
段と、ｎ個の読み出し手段とを有し、前記データ記憶手
段は第１のインバータと第２のインバータと双方向トラ
ンスファーゲートを有して、第１のインバータの出力を
第２のインバータの入力に接続し、第２のインバータの
出力を双方向トランスファーゲートの一方の節点に接続
し、双方向トランスファーゲートの他方の節点を第１の
インバータの入力に接続し、前記書き込み制御線を用い
て書き込み動作時に双方向トランスファーゲートを非導
通状態とする構成とし、前記読み出し手段は２個のｎチ
ャンネルＭＯＳＦＥＴを直列接続して、ソースを接地線
に接続し、ドレインを読み出し専用ビット線に接続し、
２個のゲート入力の一方をワード線に、他方を前記デー
タ記憶手段の第１もしくは第２のインバータの出力と接
続した構成とし、前記書き込み手段は１個のｎチャンネ
ルＭＯＳＦＥＴを有し、ソースを書き込み専用ビット線
に接続し、ドレインを前記データ記憶手段の第１のイン
バータの入力に接続し、ゲートをワード線に接続して構
成してなるマルチポートメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030323A JPS63197088A (ja) | 1987-02-12 | 1987-02-12 | マルチポ−トメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030323A JPS63197088A (ja) | 1987-02-12 | 1987-02-12 | マルチポ−トメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197088A true JPS63197088A (ja) | 1988-08-15 |
Family
ID=12300595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62030323A Pending JPS63197088A (ja) | 1987-02-12 | 1987-02-12 | マルチポ−トメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197088A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0460991A (ja) * | 1990-06-25 | 1992-02-26 | Nec Corp | 半導体スタティックメモリ |
| JPH04324189A (ja) * | 1991-04-24 | 1992-11-13 | Toshiba Corp | マルチポ−トメモリ装置 |
| US5307322A (en) * | 1991-07-03 | 1994-04-26 | Kabushiki Kaisha Toshiba | Memory cell for use in a multi-port RAM |
| US5325338A (en) * | 1991-09-04 | 1994-06-28 | Advanced Micro Devices, Inc. | Dual port memory, such as used in color lookup tables for video systems |
| KR100452902B1 (ko) * | 2000-07-10 | 2004-10-15 | 미쓰비시덴키 가부시키가이샤 | 기억 장치 |
| JP2009026376A (ja) * | 2007-07-19 | 2009-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
| JP2009181604A (ja) * | 2008-01-29 | 2009-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｒａｍ回路 |
| WO2012025960A1 (ja) * | 2010-08-25 | 2012-03-01 | 富士通株式会社 | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501624A (ja) * | 1973-05-07 | 1975-01-09 | ||
| JPS54144834A (en) * | 1978-05-04 | 1979-11-12 | Nippon Telegr & Teleph Corp <Ntt> | Mis memory circuit |
| JPS5853087A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | レジスタの読出制御方式 |
-
1987
- 1987-02-12 JP JP62030323A patent/JPS63197088A/ja active Pending
Patent Citations (3)
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