JPS63196118A - 集積化スイツチング回路 - Google Patents
集積化スイツチング回路Info
- Publication number
- JPS63196118A JPS63196118A JP62028508A JP2850887A JPS63196118A JP S63196118 A JPS63196118 A JP S63196118A JP 62028508 A JP62028508 A JP 62028508A JP 2850887 A JP2850887 A JP 2850887A JP S63196118 A JPS63196118 A JP S63196118A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- clock
- switches
- voltage
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010354 integration Effects 0.000 abstract description 2
- 230000035945 sensitivity Effects 0.000 abstract description 2
- 230000036039 immunity Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力状態をＭＯＳＦＥＴのトランスファーゲー
トかもなるスイッチを外部から制御するととくより制御
するスイッチング回路に関し、特に高精度に負荷〈出力
を生じさせる必要のあるスイッチング回路に関する。
トかもなるスイッチを外部から制御するととくより制御
するスイッチング回路に関し、特に高精度に負荷〈出力
を生じさせる必要のあるスイッチング回路に関する。
従来、この種のスイッチング回路としては、演算増巾器
に直列にスイッチを接続した構成となってい友。スイッ
チとしてはＰチャンネル型とＮチャンネル型のＭＯＳＦ
ＥＴを並列に接続したトランスファーゲートが用いられ
る。例えば第５図に示すような構成である。基準電圧Ｖ
１が正転入力端子に与えられ、抵抗Ｒ１とＲ２で負帰還
が反転入力端３２に施された演算増巾器Ａ１の出力端３
３からの出力をスイッチＳ！１を介してトランスＴ１に
与えそのトランスＴ１の二次側出力端子３５．３６に接
続された負荷ｚ１を駆動していた。すなわち、演算増巾
器ＡＸでインピーダンス変換された基準電圧で負荷ｚ１
をスイッチングしていた。
に直列にスイッチを接続した構成となってい友。スイッ
チとしてはＰチャンネル型とＮチャンネル型のＭＯＳＦ
ＥＴを並列に接続したトランスファーゲートが用いられ
る。例えば第５図に示すような構成である。基準電圧Ｖ
１が正転入力端子に与えられ、抵抗Ｒ１とＲ２で負帰還
が反転入力端３２に施された演算増巾器Ａ１の出力端３
３からの出力をスイッチＳ！１を介してトランスＴ１に
与えそのトランスＴ１の二次側出力端子３５．３６に接
続された負荷ｚ１を駆動していた。すなわち、演算増巾
器ＡＸでインピーダンス変換された基準電圧で負荷ｚ１
をスイッチングしていた。
負荷駆動極性を交番する必要がある場合紘第６図に示す
ように、トランスＴ１の一次側の一方の端子に接続され
たスイッチ８２２，８２３他方の端子に接続されたスイ
ッチ８２４，８２５を接地電位と演算増巾器Ａ１の出力
３３に直列に接続し、スイッチ８２２〜８２５をクロッ
クで制御してトランスＴｌの一次側の電流方向を切換え
ていた。第１のクロックが高レベルの時はスイッチ８２
２，８２５がオンし、スイッチ８２４．Ｓ ２３はオフ
し、第１のクロックが低レベルの時は、逆となるように
構成し、交番極性の出力を得ていた。この第６図の実施
例の場合、演算増巾器Ａ１の反転入力端３２は出力端３
３に直接接線されて全帰還−ボルテジ７オロワーで動作
するよう忙しているが、第５図のように抵抗Ｒ，，Ｒ，
で負帰還を施しても良い。
ように、トランスＴ１の一次側の一方の端子に接続され
たスイッチ８２２，８２３他方の端子に接続されたスイ
ッチ８２４，８２５を接地電位と演算増巾器Ａ１の出力
３３に直列に接続し、スイッチ８２２〜８２５をクロッ
クで制御してトランスＴｌの一次側の電流方向を切換え
ていた。第１のクロックが高レベルの時はスイッチ８２
２，８２５がオンし、スイッチ８２４．Ｓ ２３はオフ
し、第１のクロックが低レベルの時は、逆となるように
構成し、交番極性の出力を得ていた。この第６図の実施
例の場合、演算増巾器Ａ１の反転入力端３２は出力端３
３に直接接線されて全帰還−ボルテジ７オロワーで動作
するよう忙しているが、第５図のように抵抗Ｒ，，Ｒ，
で負帰還を施しても良い。
上述した従来のスイッチング回路は、ＭＯＳＦＥＴのト
ランスファーゲートで形成されるスイッチが演算増巾器
の負帰還回路の外に直列に接続されているので、負荷イ
ンピーダンスが小さい時、そのトランス７アーゲートの
動作抵抗により電位降下を引き起こし、負荷に得られる
電圧が変動するという問題があった。精度向上の為に使
用した演算増巾器が十分忙その機能を果していない。又
、トランスファーゲートの動作抵抗を下げる為には、各
構成ＭＯ８ＦＥＴを大きな面積で形成せねばならず、集
積化する上で問題であった。
ランスファーゲートで形成されるスイッチが演算増巾器
の負帰還回路の外に直列に接続されているので、負荷イ
ンピーダンスが小さい時、そのトランス７アーゲートの
動作抵抗により電位降下を引き起こし、負荷に得られる
電圧が変動するという問題があった。精度向上の為に使
用した演算増巾器が十分忙その機能を果していない。又
、トランスファーゲートの動作抵抗を下げる為には、各
構成ＭＯ８ＦＥＴを大きな面積で形成せねばならず、集
積化する上で問題であった。
本発明のスイッチング回路は、演算増巾器と、負荷と、
演算増巾器の出力と負荷との間の第１のスイッチと、演
算増巾器Ｏ出力とその反転入力端への回路手段との間に
接続された第２のスイッチと、演算増巾器の反転入力端
への回路手段と負荷との間に接続された第３のスイッチ
と、第１および第３のスイッチと第２のスイッチとを逆
動作で駆動する手段とを有するスイッチング回路を得る
。
演算増巾器の出力と負荷との間の第１のスイッチと、演
算増巾器Ｏ出力とその反転入力端への回路手段との間に
接続された第２のスイッチと、演算増巾器の反転入力端
への回路手段と負荷との間に接続された第３のスイッチ
と、第１および第３のスイッチと第２のスイッチとを逆
動作で駆動する手段とを有するスイッチング回路を得る
。
次に、本発明忙ついて図面を参照してより詳細に説明す
る。
る。
第１図線本発明の一実施例である。ｖｌは基準電圧、Ｒ
１，Ｒａは帰還抵抗、Ａ１は演算増巾器、ｓ３は出力電
圧センス用のスイッチ、Ｓ２は出方駆動用スイッチ、Ｓ
ｌは演算増巾器出力端子３と抵抗Ｒ２間処置接ループを
閉じる形で入ったスイッチである。又、Ｔ１はトランス
、ｚｌはトランス２次側の負荷である。各スイッチＳｔ
、 Ｓｍ、 ８ｇはそれ−ｔ’しｐチャンネルＭＯ８Ｆ
ＥＴ とＮチャンネルＭＯ８ＦＥＴを並列接続したトラ
ンスファーゲートで構成されている。スイッチＳ２とも
はクロックφｌで駆動され、スイッチＳｌは逆位相のク
ロックφ２で駆動される。
１，Ｒａは帰還抵抗、Ａ１は演算増巾器、ｓ３は出力電
圧センス用のスイッチ、Ｓ２は出方駆動用スイッチ、Ｓ
ｌは演算増巾器出力端子３と抵抗Ｒ２間処置接ループを
閉じる形で入ったスイッチである。又、Ｔ１はトランス
、ｚｌはトランス２次側の負荷である。各スイッチＳｔ
、 Ｓｍ、 ８ｇはそれ−ｔ’しｐチャンネルＭＯ８Ｆ
ＥＴ とＮチャンネルＭＯ８ＦＥＴを並列接続したトラ
ンスファーゲートで構成されている。スイッチＳ２とも
はクロックφｌで駆動され、スイッチＳｌは逆位相のク
ロックφ２で駆動される。
スイッチングのタイムチャートは、第７図のよう忙なっ
ておシ、クロックもが高レベルでクロックφ２が低レベ
ルの時は、スイッチｓ２と８３がオンし、スイッチＳ１
はオフで出方端子５に駆動電圧が発生する。スイッチＳ
２と８３は帰還増巾器の閉ループ内に入っているので、
スイッチｓ２のオン抵抗による電圧降下はスイッチ島の
オン抵抗によって回路点５の電圧を上げるように働くの
で、駆動電圧精度に悪影響を及ぼさない。又これらスイ
ッチ８２．８３のオン抵抗は、抵抗Ｒ１，Ｒ，Ｋ比し小
さければよいので小面積で済む。
ておシ、クロックもが高レベルでクロックφ２が低レベ
ルの時は、スイッチｓ２と８３がオンし、スイッチＳ１
はオフで出方端子５に駆動電圧が発生する。スイッチＳ
２と８３は帰還増巾器の閉ループ内に入っているので、
スイッチｓ２のオン抵抗による電圧降下はスイッチ島の
オン抵抗によって回路点５の電圧を上げるように働くの
で、駆動電圧精度に悪影響を及ぼさない。又これらスイ
ッチ８２．８３のオン抵抗は、抵抗Ｒ１，Ｒ，Ｋ比し小
さければよいので小面積で済む。
次にクロックψｌが低レベル、クロックφ３が高レベル
の時は、スイッチＳ１がオン、スイッチ８２゜Ｓ３はオ
フで、演算増巾器Ａ１の出力端子３の電圧は安定に保た
れる。スイッチ８１によシループを閉じないと演算増巾
器Ａ１の出力は振シ切れてしまい、クロックφ１が高レ
ベルにな）、出力を駆動する時のスイッチング遅れ又、
セットリング時間がかか）、過渡的忙波形応答が悪くな
る。この様子を第７図の点線で示す。つまクスイッチ８
１が有する為にスイッチング、ドライバーの高速性が保
たれる事になる。
の時は、スイッチＳ１がオン、スイッチ８２゜Ｓ３はオ
フで、演算増巾器Ａ１の出力端子３の電圧は安定に保た
れる。スイッチ８１によシループを閉じないと演算増巾
器Ａ１の出力は振シ切れてしまい、クロックφ１が高レ
ベルにな）、出力を駆動する時のスイッチング遅れ又、
セットリング時間がかか）、過渡的忙波形応答が悪くな
る。この様子を第７図の点線で示す。つまクスイッチ８
１が有する為にスイッチング、ドライバーの高速性が保
たれる事になる。
第２図は、演算増巾器＾をその反転入力端子とスイッチ
ＳＩＬ ＳＨとを直接接続して電圧フォロワー接続とし
た場合で、スイッチ８１＠、 ｓｌｔのオン抵抗の制限
社さらに緩くなる。
ＳＩＬ ＳＨとを直接接続して電圧フォロワー接続とし
た場合で、スイッチ８１＠、 ｓｌｔのオン抵抗の制限
社さらに緩くなる。
第３図は、第１図に示したスイッチング回路を２つ使っ
たもので負荷（この場合はトランスＴ１）を基準電位Ｖ
ｌ、Ｖ、で高精度、高速に駆動できる。クロックψｌが
高レベル、クロックψ２が低レベルの時は、スイッチ８
５，８６，８８，８９がオン、スイッチｓ４，８７はオ
フ、クロックψｌが低レベル、クロックφ鵞が高レベル
の時は、スイッチのオン、オフは逆になる。４．Ａｓは
演算増巾器である。
たもので負荷（この場合はトランスＴ１）を基準電位Ｖ
ｌ、Ｖ、で高精度、高速に駆動できる。クロックψｌが
高レベル、クロックψ２が低レベルの時は、スイッチ８
５，８６，８８，８９がオン、スイッチｓ４，８７はオ
フ、クロックψｌが低レベル、クロックφ鵞が高レベル
の時は、スイッチのオン、オフは逆になる。４．Ａｓは
演算増巾器である。
〔実施例２〕
第４図は本発明の第２の実施例’ｔ７あシ、基準電圧Ｖ
１と接地電位間の電圧駆動極性を交番できる利点がある
。動作波形を第８図に示す。出力端子２６．２７は、本
発明を用いたスイッチングドライバーによシミ圧Ｖｌ又
ｄグランドレベルに選択接続される。クロックφｌが高
レベル、クロックφ２が低レベルの時は、スイッチ８１
４，１５，３４，３５がオン、スイッチ８１３，１６，
１７，３１，３２，３３がオフし、電流は端子２６から
２７に流れる。クロックψ１が低レベル、クロックφ２
が高レベルの時は、スイッチ８１６，１７，３２，３３
がオン、スイッチＳ１３゜１４、１５．３１．３４．３
５がオフし、電流は端子２７から２６に流れる。クロッ
クφ１．φ２共に低レベルの時は、スイッチ８１３．３
１がオン、スイッチ８１４〜１７、スイッチ８３２〜３
５がオフとなシ。
１と接地電位間の電圧駆動極性を交番できる利点がある
。動作波形を第８図に示す。出力端子２６．２７は、本
発明を用いたスイッチングドライバーによシミ圧Ｖｌ又
ｄグランドレベルに選択接続される。クロックφｌが高
レベル、クロックφ２が低レベルの時は、スイッチ８１
４，１５，３４，３５がオン、スイッチ８１３，１６，
１７，３１，３２，３３がオフし、電流は端子２６から
２７に流れる。クロックψ１が低レベル、クロックφ２
が高レベルの時は、スイッチ８１６，１７，３２，３３
がオン、スイッチＳ１３゜１４、１５．３１．３４．３
５がオフし、電流は端子２７から２６に流れる。クロッ
クφ１．φ２共に低レベルの時は、スイッチ８１３．３
１がオン、スイッチ８１４〜１７、スイッチ８３２〜３
５がオフとなシ。
端子２６，２７には電流は流れない。こうしてトランス
Ｔ１の２次側出力端子２８．２９間電圧は、第８図ＯＵ
Ｔ波形の実線のように極性が交番して伝わる。
Ｔ１の２次側出力端子２８．２９間電圧は、第８図ＯＵ
Ｔ波形の実線のように極性が交番して伝わる。
又、前述したよう忙スイッチ８１３．３１が無い場合は
、０１ＪＴ波形の点線のように時間遅延や歪みが生じて
不都合を生じる。
、０１ＪＴ波形の点線のように時間遅延や歪みが生じて
不都合を生じる。
以上説明したように、本発明はスイッチを演算増巾器の
閉ループ内に入れる事によシ、スイッチのオン抵抗値不
感、或は感度低減が可能で集積化した場合のチップ面積
縮少の効果がある。又、負荷忙出力を生じないよう忙し
た時もバイパスの閉ループを設ける事によ）高速スイッ
チング性も失われる事は無い。さらに負荷インピーダン
スが下ってもセンス、フォース構成を採用している為、
駆動電圧精度が高いという効果がある。
閉ループ内に入れる事によシ、スイッチのオン抵抗値不
感、或は感度低減が可能で集積化した場合のチップ面積
縮少の効果がある。又、負荷忙出力を生じないよう忙し
た時もバイパスの閉ループを設ける事によ）高速スイッ
チング性も失われる事は無い。さらに負荷インピーダン
スが下ってもセンス、フォース構成を採用している為、
駆動電圧精度が高いという効果がある。
第１図は本発明の基本スイッチング回路の回路図、第２
図はボルテージフォロワー型スイッチング回路の回路図
、第３図はフローティング負荷時のスイッチング回路の
回路図、第４図は本発明による交番極性型スイッチング
回路の例を示す回路図、第５図は従来のスイッチング回
路の回路図、第６図は従来の交番極性型スイッチング回
路の回路図、第７図は本発明の第１．２．３図の回路図
に対応するクロックと出力電圧波形、第８図は本発明の
第４図に対応するクロックと出力電圧波形である。 Ａ１〜Ａ６・・・・・・演算増巾器、８１〜１７，８２
１〜２５゜Ｓ３１〜３５・・・・・・スイッチ、ＴＩ−
・・・・・トランス、Ｚｌ・・・・・・トランス２次側
負荷、Ｖｌ、Ｖ雪・・・・・・基準電圧。 第１目 ｌど 箔２面 呵５配
図はボルテージフォロワー型スイッチング回路の回路図
、第３図はフローティング負荷時のスイッチング回路の
回路図、第４図は本発明による交番極性型スイッチング
回路の例を示す回路図、第５図は従来のスイッチング回
路の回路図、第６図は従来の交番極性型スイッチング回
路の回路図、第７図は本発明の第１．２．３図の回路図
に対応するクロックと出力電圧波形、第８図は本発明の
第４図に対応するクロックと出力電圧波形である。 Ａ１〜Ａ６・・・・・・演算増巾器、８１〜１７，８２
１〜２５゜Ｓ３１〜３５・・・・・・スイッチ、ＴＩ−
・・・・・トランス、Ｚｌ・・・・・・トランス２次側
負荷、Ｖｌ、Ｖ雪・・・・・・基準電圧。 第１目 ｌど 箔２面 呵５配
Claims (1)
- 【特許請求の範囲】 １）演算増巾器の正転入力端子に入力信号電圧が接続さ
れ、反転入力端子と負荷の一端間に第１のスイッチが接
続され、該負荷と前記演算増巾器出力端子間に第２のス
イッチが接続され、前記演算増巾器の出力端子と反転入
力端子間に第３のスイッチが接続された事を特徴とする
集積化スイッチング回路 ２）前記負荷の他端と前記演算増巾器の出力端子間に第
４のスイッチが接続され、かつ前記負荷の他端と前記演
算増巾器の反転入力端子間に第５のスイッチが接続され
た事を特徴とする特許請求の範囲第１項記載の集積化ス
イッチング回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028508A JP2560710B2 (ja) | 1987-02-09 | 1987-02-09 | 集積化スイツチング回路 |
| US07/154,154 US4808943A (en) | 1987-02-09 | 1988-02-09 | Switching circuit of amplifier output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028508A JP2560710B2 (ja) | 1987-02-09 | 1987-02-09 | 集積化スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63196118A true JPS63196118A (ja) | 1988-08-15 |
| JP2560710B2 JP2560710B2 (ja) | 1996-12-04 |
Family
ID=12250623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62028508A Expired - Fee Related JP2560710B2 (ja) | 1987-02-09 | 1987-02-09 | 集積化スイツチング回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4808943A (ja) |
| JP (1) | JP2560710B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748035A (en) * | 1994-05-27 | 1998-05-05 | Arithmos, Inc. | Channel coupled feedback circuits |
| US5835013A (en) * | 1997-10-30 | 1998-11-10 | Duterte; Fred V. | Wireless purse-snatcher/luggage alarm |
| FR2881005B1 (fr) * | 2005-01-18 | 2007-03-30 | Atmel Corp | Methode et topologie pour commuter un etage de sortie dans un amplificateur audio de classe ab pour des applications sans fil |
| EP1811654A1 (en) * | 2006-01-20 | 2007-07-25 | Stmicroelectronics SA | Amplifier feedback switch configuration with improved PSRR |
| JP2015015580A (ja) * | 2013-07-04 | 2015-01-22 | アズビル株式会社 | 投光素子駆動回路及び光電センサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4974474A (ja) * | 1972-11-17 | 1974-07-18 | ||
| JPS4974473A (ja) * | 1972-11-17 | 1974-07-18 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2083723B (en) * | 1980-09-05 | 1984-06-27 | Philips Electronic Associated | Electronic analogue switching device |
-
1987
- 1987-02-09 JP JP62028508A patent/JP2560710B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-09 US US07/154,154 patent/US4808943A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4974474A (ja) * | 1972-11-17 | 1974-07-18 | ||
| JPS4974473A (ja) * | 1972-11-17 | 1974-07-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4808943A (en) | 1989-02-28 |
| JP2560710B2 (ja) | 1996-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7327149B2 (en) | Bi-directional MOS current sense circuit | |
| US6960905B2 (en) | Time-sharing current sense circuit for a multi-phase converter | |
| JPH0321114A (ja) | 半導体素子の駆動方法 | |
| JPS63196118A (ja) | 集積化スイツチング回路 | |
| JPH03128696A (ja) | 電流検出回路 | |
| JP2002271145A (ja) | 半導体集積回路装置 | |
| JPH0758899B2 (ja) | 電子スイツチ | |
| JPH0457241B2 (ja) | ||
| JPH06214527A (ja) | 出力回路 | |
| JPH02179121A (ja) | インバータ回路 | |
| JP2500791B2 (ja) | 演算増幅回路 | |
| JP3230252B2 (ja) | 電流制限回路 | |
| JP2607304B2 (ja) | 半導体集積回路装置 | |
| JP3526103B2 (ja) | 電圧検出器のヒステリシス回路 | |
| JPH0380378B2 (ja) | ||
| JPH06104732A (ja) | Ｉｃの出力回路 | |
| JPS63273299A (ja) | トラツクホ−ルド回路 | |
| JPS62151022A (ja) | 論理回路 | |
| JPS61274511A (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JPH04178012A (ja) | 半導体装置 | |
| JPS60224324A (ja) | 出力バツフア回路 | |
| JPH0241658A (ja) | スイッチング電源逆流防止回路 | |
| JPS63136823A (ja) | Ｃｍｏｓ集積回路 | |
| JPH02179027A (ja) | 出力バッファ回路 | |
| JPH0457247B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |