JP3230252B2 - 電流制限回路 - Google Patents
電流制限回路Info
- Publication number
- JP3230252B2 JP3230252B2 JP28025591A JP28025591A JP3230252B2 JP 3230252 B2 JP3230252 B2 JP 3230252B2 JP 28025591 A JP28025591 A JP 28025591A JP 28025591 A JP28025591 A JP 28025591A JP 3230252 B2 JP3230252 B2 JP 3230252B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- circuit
- current limiting
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Direct Current Feeding And Distribution (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は電流制限回路に関し、
特に電流制限回路の誤動作を防止する回路に関する。
特に電流制限回路の誤動作を防止する回路に関する。
【０００２】
【従来の技術】従来、この種の電流制限回路は、図４に
示すようにトランジスタＴ4 とダイオードＤ1 ，Ｄ2 ，
Ｄ3 の直列接続回路を出力トランジスタＴ1 のゲート−
ソース間に接続し、トランジスタＴ4のゲートを電源端
子ＶDDに接続した回路となっており、出力トランジスタ
Ｔ1 がＯＮ時，出力端子が電圧降下，すなわち出力トラ
ンジスタが過電流状態となるとトランジスタＴ4 がＯＮ
し、出力トランジスタＴ1 のゲート−ソース間電圧をダ
イオードＤ1 ，Ｄ2 ，Ｄ3 の順方向電圧３・ＶFで制限
し、出力電流ＩOUT を制限する動作となっていた。
示すようにトランジスタＴ4 とダイオードＤ1 ，Ｄ2 ，
Ｄ3 の直列接続回路を出力トランジスタＴ1 のゲート−
ソース間に接続し、トランジスタＴ4のゲートを電源端
子ＶDDに接続した回路となっており、出力トランジスタ
Ｔ1 がＯＮ時，出力端子が電圧降下，すなわち出力トラ
ンジスタが過電流状態となるとトランジスタＴ4 がＯＮ
し、出力トランジスタＴ1 のゲート−ソース間電圧をダ
イオードＤ1 ，Ｄ2 ，Ｄ3 の順方向電圧３・ＶFで制限
し、出力電流ＩOUT を制限する動作となっていた。
【０００３】
【発明が解決しようとする課題】ところで、上記の従来
の電流制限回路は、トランジスタＴ4 とダイオードＤ
1，Ｄ2 ，Ｄ3 の直列回路を出力トランジスタＴ1 のゲ
ート−ソース間に接続し、トランジスタＴ4 のゲートを
電源端子ＶDDに接続した回路となっているため、昇圧回
路ａの出力がＬからＨに変化すると出力トランジスタＴ
1 がＯＮし、出力端子が十分に電圧上昇するまでの間、
トランジスタＴ4 に電流ＩT4が流れ、出力端子波形が図
５（Ｂ）の時間ｔ5 で示すような波形となり、ターンオ
ン時間が遅くなるという欠点があった。
の電流制限回路は、トランジスタＴ4 とダイオードＤ
1，Ｄ2 ，Ｄ3 の直列回路を出力トランジスタＴ1 のゲ
ート−ソース間に接続し、トランジスタＴ4 のゲートを
電源端子ＶDDに接続した回路となっているため、昇圧回
路ａの出力がＬからＨに変化すると出力トランジスタＴ
1 がＯＮし、出力端子が十分に電圧上昇するまでの間、
トランジスタＴ4 に電流ＩT4が流れ、出力端子波形が図
５（Ｂ）の時間ｔ5 で示すような波形となり、ターンオ
ン時間が遅くなるという欠点があった。
【０００４】また、負荷のＧＮＤ ＶGND2と回路のＧＮ
Ｄ ＶGND1がＶGND2＜＜ＶGND1となった場合、トランジ
スタＴ4 がＯＮし、電流ＩT4が流れるため、出力トラン
ジスタＴ1 はＯＮできないという欠点があった。
Ｄ ＶGND1がＶGND2＜＜ＶGND1となった場合、トランジ
スタＴ4 がＯＮし、電流ＩT4が流れるため、出力トラン
ジスタＴ1 はＯＮできないという欠点があった。
【０００５】
【課題を解決するための手段】この発明の電流制限回路
は、負荷ドライブ用出力トランジスタのゲート−ソース
間に電流制限用トランジスタを接続し、電流制限用トラ
ンジスタのゲートを、電源端子と出力端子の間に構成し
た抵抗と入力信号により動作する遅延回路により動作す
るトランジスタとを直列接続した回路の直列接続点に接
続し、遅延回路の遅延時間を出力トランジスタの出力タ
ーン時間より長くした構成となっている。
は、負荷ドライブ用出力トランジスタのゲート−ソース
間に電流制限用トランジスタを接続し、電流制限用トラ
ンジスタのゲートを、電源端子と出力端子の間に構成し
た抵抗と入力信号により動作する遅延回路により動作す
るトランジスタとを直列接続した回路の直列接続点に接
続し、遅延回路の遅延時間を出力トランジスタの出力タ
ーン時間より長くした構成となっている。
【０００６】
【作用】上記の構成によると、遅延回路の遅延時間を出
力端子が十分に上昇するまでの時間に設定することによ
り、出力トランジスタのターンオン時に電流制限用トラ
ンジスタへの昇圧回路からの電流の流れ込みはなくな
り、出力トランジスタのゲートは正常に立上がらせるこ
とができ、また電流制限用トランジスタのゲート−ソー
ス間を抵抗を介し接続しているため、回路のＧＮＤより
負荷のＧＮＤが電圧降下していても出力トランジスタは
正常に立上がることができる。
力端子が十分に上昇するまでの時間に設定することによ
り、出力トランジスタのターンオン時に電流制限用トラ
ンジスタへの昇圧回路からの電流の流れ込みはなくな
り、出力トランジスタのゲートは正常に立上がらせるこ
とができ、また電流制限用トランジスタのゲート−ソー
ス間を抵抗を介し接続しているため、回路のＧＮＤより
負荷のＧＮＤが電圧降下していても出力トランジスタは
正常に立上がることができる。
【０００７】
【実施例】以下、この発明について図面を参照して説明
する。
する。
【０００８】図１はこの発明の一実施例の回路図，図２
は図１に示す回路の各部の波形である。図において、Ｔ
1 はＮチャンネルの出力用MOS FET ，Ｔ2 はＮチャンネ
ルの電流制限用MOS FET ，Ｔ3はＰチャンネルMOS FET
，Ｒ1 は抵抗，ａは昇圧回路，ｂは負荷，ｃは遅延回
路，ＶI は入力電圧，ＶＤは遅延回路の出力電圧，ＶOU
T は出力電圧，ＩOUT は出力電流，ｔ1 は遅延回路ｃの
入力電圧ＶI に対する遅延時間，ｔ2 は出力用MOS FET
Ｔ1 の出力ターンオン時間，ＶGND1は回路のＧＮＤ，Ｖ
GND2は負荷のＧＮＤである。
は図１に示す回路の各部の波形である。図において、Ｔ
1 はＮチャンネルの出力用MOS FET ，Ｔ2 はＮチャンネ
ルの電流制限用MOS FET ，Ｔ3はＰチャンネルMOS FET
，Ｒ1 は抵抗，ａは昇圧回路，ｂは負荷，ｃは遅延回
路，ＶI は入力電圧，ＶＤは遅延回路の出力電圧，ＶOU
T は出力電圧，ＩOUT は出力電流，ｔ1 は遅延回路ｃの
入力電圧ＶI に対する遅延時間，ｔ2 は出力用MOS FET
Ｔ1 の出力ターンオン時間，ＶGND1は回路のＧＮＤ，Ｖ
GND2は負荷のＧＮＤである。
【０００９】次に上記の電流制限回路の動作について説
明する。ＶGND1＝ＶGND2の場合、入力電圧ＶI がＬから
Ｈに変化すると、昇圧回路ａが動作し、出力用MOS FET
Ｔ1をＯＮさせ、出力電圧ＶOUT は出力ターンオン時間
ｔ2 の間にＬからＨとなる。その後遅延回路ｃの出力電
圧ＶD が設定した遅延時間ｔ1 後にＨからＬとなり、Ｐ
チャンネルMOS FET Ｔ3 をＯＮさせ、電流制限用MOS FE
TＴ2 のゲートをＨにする。ｔ1＞ｔ2 になるよう遅延回
路ｃの出力電圧ＶD を設定することにより、電流制限用
MOS FET Ｔ2 による出力電圧ＶOUT のターンオン時間へ
の影響はなくなり、過電流状態時，すなわち出力用MOS
FET Ｔ1 がＯＮした状態でのソース端子の電圧降下時に
は電流制限用MOS FET Ｔ2 がＯＮし、出力用MOS FET Ｔ
1 のゲート−ソース間電圧を制限し、出力電流ＩOUT を
制限する。
明する。ＶGND1＝ＶGND2の場合、入力電圧ＶI がＬから
Ｈに変化すると、昇圧回路ａが動作し、出力用MOS FET
Ｔ1をＯＮさせ、出力電圧ＶOUT は出力ターンオン時間
ｔ2 の間にＬからＨとなる。その後遅延回路ｃの出力電
圧ＶD が設定した遅延時間ｔ1 後にＨからＬとなり、Ｐ
チャンネルMOS FET Ｔ3 をＯＮさせ、電流制限用MOS FE
TＴ2 のゲートをＨにする。ｔ1＞ｔ2 になるよう遅延回
路ｃの出力電圧ＶD を設定することにより、電流制限用
MOS FET Ｔ2 による出力電圧ＶOUT のターンオン時間へ
の影響はなくなり、過電流状態時，すなわち出力用MOS
FET Ｔ1 がＯＮした状態でのソース端子の電圧降下時に
は電流制限用MOS FET Ｔ2 がＯＮし、出力用MOS FET Ｔ
1 のゲート−ソース間電圧を制限し、出力電流ＩOUT を
制限する。
【００１０】また、ＶGND1＞＞ＶGND2の場合に、入力電
圧ＶI がＬからＨに変化すると、ＰチャンネルMOS FET
Ｔ3 はｔ1 後までＯＦＦしており、電流制限用MOS FET
Ｔ2のゲート−ソース間が抵抗Ｒ1 を介し接続されてい
るため、MOS FET Ｔ2 はＯＦＦしており、出力用MOS FE
T Ｔ1 は正常にＯＮすることができる。
圧ＶI がＬからＨに変化すると、ＰチャンネルMOS FET
Ｔ3 はｔ1 後までＯＦＦしており、電流制限用MOS FET
Ｔ2のゲート−ソース間が抵抗Ｒ1 を介し接続されてい
るため、MOS FET Ｔ2 はＯＦＦしており、出力用MOS FE
T Ｔ1 は正常にＯＮすることができる。
【００１１】
【実施例２】図３はこの発明の第２の実施例の図１の各
部の波形である。この実施例は前記第１の遅延回路ｃの
出力電圧ＶD に、入力電圧ＶI がＨからＬに変化すると
きにも遅延時間ｔ3 を設定した点を除いては第１の実施
例と同様であるため、同一部分には同一参照符号を付し
てその説明を省略する。図においてｔ4 は出力用MOSFET
Ｔ1 の出力ターンオフ時間である。この実施例では入
力電圧ＶI がＨからＬに変化するときにも遅延時間ｔ3
を設定したことにより、出力ターンオフ時間が速くなる
という利点がある。
部の波形である。この実施例は前記第１の遅延回路ｃの
出力電圧ＶD に、入力電圧ＶI がＨからＬに変化すると
きにも遅延時間ｔ3 を設定した点を除いては第１の実施
例と同様であるため、同一部分には同一参照符号を付し
てその説明を省略する。図においてｔ4 は出力用MOSFET
Ｔ1 の出力ターンオフ時間である。この実施例では入
力電圧ＶI がＨからＬに変化するときにも遅延時間ｔ3
を設定したことにより、出力ターンオフ時間が速くなる
という利点がある。
【００１２】
【発明の効果】以上説明したように、この発明は出力ト
ランジスタのゲート−ソース間に電流制限用トランジス
タを接続し、電流制限用トランジスタのゲートを電源端
子と出力端子の間に構成した抵抗と入力信号により動作
する遅延回路により動作するトランジスタを直列接続し
た回路の直列接続点に接続し、遅延回路の遅延時間を出
力トランジスタの出力ターン時間より長くすることによ
り、出力トランジスタのターンオン時間を遅くすること
なく正常に立上がる。また、回路のＧＮＤと負荷のＧＮ
Ｄに電位差があっても、正常に出力トランジスタはＯＮ
することができる効果がある。
ランジスタのゲート−ソース間に電流制限用トランジス
タを接続し、電流制限用トランジスタのゲートを電源端
子と出力端子の間に構成した抵抗と入力信号により動作
する遅延回路により動作するトランジスタを直列接続し
た回路の直列接続点に接続し、遅延回路の遅延時間を出
力トランジスタの出力ターン時間より長くすることによ
り、出力トランジスタのターンオン時間を遅くすること
なく正常に立上がる。また、回路のＧＮＤと負荷のＧＮ
Ｄに電位差があっても、正常に出力トランジスタはＯＮ
することができる効果がある。
【図１】 この発明の第１および第２の実施例の回路図
【図２】 図１の実施例１の各部波形図
【図３】 図１の実施例２の各部波形図
【図４】 従来例の回路図
【図５】 図４の従来例の各部波形図
ａ 昇圧回路 ｂ 負荷 ｃ 遅延回路 Ｔ1 出力用MOS FET Ｔ2 電流制限用MOS FET Ｔ3 ＰチャンネルMOS FET ＶI 入力電圧 ＶOUT 出力電圧 Ｒ1 抵抗 ＶD 遅延回路出力電圧 ＶDD 電源電圧 ＩOUT 出力電流 ＶGND1 回路のＧＮＤ ＶGND2 負荷のＧＮＤ ｔ1 ，ｔ3 遅延回路遅延時間 ｔ2 出力ターンオン時間 ｔ4 出力ターンオフ時間
Claims (3)
- 【請求項１】負荷ドライブ用出力トランジスタに流れる
電流を制限する回路において、出力トランジスタのゲー
ト−ソース間に電流制限用トランジスタを接続し、前記
電流制限用トランジスタのゲートを、電源端子と出力端
子の間に構成した抵抗と入力信号により動作する遅延回
路により動作する第３のトランジスタとを直列接続した
回路の直列接続点に接続し、前記遅延回路の遅延時間を
出力トランジスタの出力ターン時間より長くしたことを
特徴とする電流制限回路。 - 【請求項２】前記遅延回路が入力信号の立上りから出力
トランジスタの出力ターンオン時間より長い時間遅延し
て前記第３のトランジスタをＯＮさせるよう構成された
ことを特徴とする請求項１に記載の電流制限回路。 - 【請求項３】前記遅延回路が、入力信号の立下りから出
力トランジスタの出力ターンオフ時間より長い時間遅延
して前記第３のトランジスタをＯＦＦさせるよう構成さ
れたことを特徴とする請求項２に記載の電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28025591A JP3230252B2 (ja) | 1991-10-28 | 1991-10-28 | 電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28025591A JP3230252B2 (ja) | 1991-10-28 | 1991-10-28 | 電流制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122839A JPH05122839A (ja) | 1993-05-18 |
| JP3230252B2 true JP3230252B2 (ja) | 2001-11-19 |
Family
ID=17622451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28025591A Expired - Fee Related JP3230252B2 (ja) | 1991-10-28 | 1991-10-28 | 電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230252B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7551021B2 (en) * | 2005-06-22 | 2009-06-23 | Qualcomm Incorporated | Low-leakage current sources and active circuits |
| JP6596948B2 (ja) * | 2015-06-10 | 2019-10-30 | 富士電機株式会社 | 半導体装置 |
-
1991
- 1991-10-28 JP JP28025591A patent/JP3230252B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05122839A (ja) | 1993-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5742193A (en) | Driver circuit including preslewing circuit for improved slew rate control | |
| US7400163B2 (en) | Dead time control circuit capable of adjusting temperature characteristics of dead time | |
| US4877982A (en) | MOSFET turn-on/off circuit | |
| JP4265894B2 (ja) | Ｄｃ／ｄｃコンバータの制御回路及びｄｃ／ｄｃコンバータ | |
| US4996449A (en) | Output circuit having high speed operation and low power dissipation | |
| JPH07231247A (ja) | 超音波振動素子駆動回路およびｆｅｔ駆動回路 | |
| JP3230252B2 (ja) | 電流制限回路 | |
| JPH0514167A (ja) | 出力ドライバ回路 | |
| US7088151B1 (en) | High voltage gate driver using a low voltage multi-level current pulse translator | |
| JP4066231B2 (ja) | スイッチングレギュレータ | |
| JPH06232646A (ja) | 電流制限回路 | |
| JP2001308688A (ja) | 出力回路 | |
| JP2002315311A (ja) | スイッチングレギュレータ | |
| JP2820980B2 (ja) | 論理回路 | |
| US20020005748A1 (en) | H-bridge driver | |
| JP2002271145A (ja) | 半導体集積回路装置 | |
| US6130569A (en) | Method and apparatus for a controlled transition rate driver | |
| JP4600012B2 (ja) | ドライバ回路 | |
| US7362142B2 (en) | Current source apparatus, light-emitting-device apparatus and digital-analog converting apparatus | |
| US6100725A (en) | Apparatus for a reduced propagation delay driver | |
| US5166544A (en) | Pseudo Darlington driver acts as Darlington during output slew, but has only 1 VBE drop when fully turned on | |
| JPH011323A (ja) | スイツチングレギユレ−タ | |
| JPS6265486A (ja) | 駆動用回路 | |
| JP2000332587A (ja) | Ｐチャネルｍｏｓｆｅｔのスイッチング回路 | |
| JPH0374189A (ja) | モータ制御ｉｃの駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |