JP3526103B2 - 電圧検出器のヒステリシス回路 - Google Patents
電圧検出器のヒステリシス回路Info
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Description
割回路においてヒステリシス幅を制御するトランジスタ
と抵抗から構成されたヒステリシス回路に関するもので
ある。 【0002】 【従来の技術】従来の電圧検出器としては図2に示す様
な動作のものが知られている。即ち、検出端子VINが
高い電圧から徐々に低くなり所定の電圧になった時電圧
検出回路の出力は反転する。この時の電圧を検出電圧と
呼ぶ。逆に、低い電圧から徐々に高くなり所定の電圧に
なった時電圧検出回路が反転する。この時の電圧を解除
電圧と呼ぶ。一般に解除電圧と検出電圧には出力発振防
止等の理由で差を持たせる。それをヒステリシス幅と呼
ぶ。更に従来の電圧検出器の回路ブロックを図3に示
す。動作としては、電圧検出器101は、b点がある電
圧になった時に出力が反転しヒステリシス制御回路10
2に入力すると同時に出力VOUTを反転させる。その
b点の電圧をVrefbとする。更にヒステリシス制御回路
102はNchトランジスタ103のゲートを制御しR5
の両端をショートまたはオープンにする。又、検出端子
VINはR3 ,R4 ,R5 で抵抗分割され、R3 とR4
の中点は電圧検出器の入力に接続されている。更にb点
がvrefbよりも高い電圧の時にはNchトランジスタ10
3のゲートは「L」でNchトランジスタ103はOFF
しR5 の両端はオープンになるようにヒステリシス回路
102が働く。従って、この回路全体の検出電圧(以下
Vdet -3と言う)は以下の(1)式で表すことが出来
る。 【0003】Vdet -3={(R3 +R4 +R5 )/(R4
+R5 )}×Vrefb ・・・(1) 逆にb点の電圧がVrefbよりも低い時にはNchトランジ
スタ103のゲートは「H」でNchトランジスタ103
はONしR5 の両端はショートするようにヒステリシス
制御回路102が働く。従って、この回路全体の解除電
圧(以下Vdet+3と言う)は以下の(2)式で表すこと
が出来る。 【0004】 Vdet +3={(R3 +R4 )/R4 }×Vrefb ・・・(2) そして、ヒステリシスの割合(以下Hys3 と言う)は以
下の(3)式である。 Hys3 =(Vdet +3−Vdet -3)/Vder -3 ・・・(3) (3)式に(1)、(2)式を代入すると以下の(4)
式となる。 【0005】 Hys3 =R3 ×R5 /{R4 (R3 +R4 +R5 )} ・・・(4) 【0006】 【発明が解決しようとする課題】しかし、従来のヒステ
リシス回路では式(4)で示される様にヒステリシスの
割合は電圧分割抵抗R3 ,R4 ,R5 の全ての抵抗値に
依存してしまう。即ち、検出電圧を変えるためR3 の値
を変えるとヒステリシスの割合が変わってしまい、この
割合を保つためにはR5 の値も変えなければならないと
いう課題があった。そこで、本発明の目的は従来のこの
様な課題を解決するために、検出電圧の値を変えてもヒ
ステリシス制御用抵抗の値を変えずに同一のヒステリシ
スの割合を得ることにある。 【0007】 【課題を解決するための手段】上記課題を解決するため
に、本発明は電圧検出器の検出端子の電圧を分割するた
めの電圧分割回路において、ヒステリシス制御用抵抗を
2つにし、1つのヒステリシス抵抗端がショートされて
いる時にはもう片方のヒステリシス制御用抵抗端はオー
プンになる様構成し、分割抵抗全体の値が検出端子に関
係なく一定の値になる様に構成する。 【0008】 【作用】このように構成されたヒステリシス回路におい
て、ヒステリシス制御抵抗を2つにし必ず一方の抵抗端
がショート、もう一方がオープンになるので分割抵抗全
体の値を変えてもヒステリシスの割合は変わらない。 【0009】 【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図1は、本発明のヒステリシス回路を利用し
た電圧検出器のブロック図である。VIN端子にはヒス
テリシス制御用抵抗RH1とPchトランジスタ4が並列に
接続され、これと直列に電圧分割抵抗R1 とR2 が接続
され、R2 と直列にヒステリシス用抵抗RH2とNchトラ
ンジスタ3が並列に接続される。更に、R1 とR2の中
点はa点の電圧を検出する電圧検出回路1の入力に接続
されている。上記電圧検出回路1の出力はヒステリシス
制御回路2に入力され、それと同時に出力VOUTを制
御する。更にヒステリシス制御回路2はPchトランジス
タ4、とNchトランジスタ3のゲート電圧を制御する。
電圧検出器1はa点がある電圧になった時出力が反転
し、ヒステリシス制御回路2に入力すると同時に出力V
OUTを反転させる。そのa点の電圧をVrefaとする。
a点がVrefaよりも高い電圧の時にはNchトランジスタ
3のゲートは「L」でNcHトランジスタはOFFしRH2
の両端がオープン、Pchトランジスタ4のゲートも
「L」でPchトランジスタ4はONし、RH1の両端がシ
ョートになるようにヒステリシス制御回路を構成する。
従って、この回路全体の検出電圧(以下Vdet -1と言
う)は以下の(5)式で表すことが出来る。 【0010】Vdet -1={(R1 +R2 +RH2)/(R2
+RH2)}×Vrefa ・・・(5) 逆にa点がVrefaよりも低い電圧の時にはNchトランジ
スタ3のゲートは「H」で、Nchトランジスタ3はON
しRH2の両端がショート、Pchトランジスタ4のゲート
も「H」でPchトランジスタ4はOFFし、RH1の両端
がオープンになるようヒステリシス制御回路を構成す
る。従って、この回路全体の解除電圧(以下Vdet +1と
言う)は以下の(6)式で表すことが出来る。 【0011】 Vdet +1={(R1 +R2 +RH1)/R2 }×Vrefa ・・・(6) そして、ヒステリシスの割合は(以下Hys1 と言う)以
下の(7)式で表される。 Hys1 =(Vdet +1−Vdet -1)/Vdet -1 ・・・(7) (7)式に上記(5)、(6)式を代入し、RH1=RH2
=RH とすると(8)式になる。 【0012】 Hys1 =RH /R2 ・・・(8) 従って、図2のようにヒステリシス制御用抵抗とトラン
ジスタを構成し、分割抵抗の値を一定にすることにより
(8)式で示されるようにヒステリシスの割合はR1 に
は依存しなくなり、検出電圧によらない一定のヒステリ
シスの割合を得ることが出来る。 【0013】 【発明の効果】以上、説明したように、本発明のヒステ
リシス回路は検出電圧に依存しない一定のヒステリシス
の割合が得られるためヒステリシスに関する設計時間が
短縮され、検出電圧をトリミング等で広く調整できる製
品ではヒステリシスに関する抵抗数が少なくなるのでチ
ップサイズ縮小にもつながり、その結果コストも安くな
る効果がある。
る。 【図2】ヒステリシスを説明するための入力と出力の関
係を示したグラフである。 【図3】従来のヒステリシス回路のブロック図である。 【符号の説明】 1、101 電圧検出回路 2、102 ヒステリシス制御回路 3、103 Nchトランジスタ 4 Pchトランジスタ RH1,RH2,R5 ヒステリシス制御用抵抗 R1 , R2 , R3 ,R4 電圧分割抵抗
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 Vin端子と、 Vss端子と、 第1の電圧分割抵抗と、 前記第1の電圧分割抵抗に直列に接続された第2の電圧
分割抵抗と、 前記Vin端子と前記第1の電圧分割抵抗との間に接続
された第1のヒステリシス幅制御用抵抗と、 前記Vss端子と前記第2の電圧分割抵抗との間に接続
された第2のヒステリシス幅制御用抵抗と、 前記Vin端子と第1の電圧分割抵抗との間に、第1の
ヒステリシス幅制御用抵抗と並列に接続された第1のM
OSトランジスタと、 前記Vss端子と第2の電圧分割抵抗との間に、第2の
ヒステリシス幅制御用抵抗と並列に接続された第2のM
OSトランジスタと、 前記第1の電圧分割抵抗と第2の電圧分割抵抗と間の電
圧を受けて、前記電圧の情報を有する信号を出力する電
圧検出回路と、 前記電圧検出回路の出力信号に基づいてVOUT信号を
出力するヒステリシス制御回路と、を有し、 前記Vin電圧端子の電圧の電圧値が解除電圧値よりも
高い場合には、前記ヒシステリシス制御回路は、前記第
1のMOSトランジスタをOFFし、前記第2のMOS
トランジスタをONする信号を出力し、 前記Vin電圧端子の電圧の電圧値が検出電圧値(検出
電圧値<解除電圧値)よりも低い場合には、前記ヒシス
テリシス制御回路は、前記第1のMOSトランジスタを
ONし、前記第2のMOSトランジスタをOFFする信
号を出力し、 前記Vin電圧端子の電圧の電圧値が検出電圧値より高
い状態から低い状態に低下した場合には、前記ヒシステ
リシス制御回路は、前記第1のMOSトランジスタをO
Nし、前記第2のMOSトランジスタをOFFする信号
を出力し、 前記Vin電圧端子の電圧の電圧値が解除電圧値より低
い状態から高い状態に上昇した場合には、前記ヒシステ
リシス制御回路は、前記第1のMOSトランジスタをO
FFし、前記第2のMOSトランジスタをONする信号
を出力する ことを特徴とする電圧検出器のヒステリシス
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07421595A JP3526103B2 (ja) | 1995-03-30 | 1995-03-30 | 電圧検出器のヒステリシス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07421595A JP3526103B2 (ja) | 1995-03-30 | 1995-03-30 | 電圧検出器のヒステリシス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08271552A JPH08271552A (ja) | 1996-10-18 |
JP3526103B2 true JP3526103B2 (ja) | 2004-05-10 |
Family
ID=13540759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07421595A Expired - Lifetime JP3526103B2 (ja) | 1995-03-30 | 1995-03-30 | 電圧検出器のヒステリシス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3526103B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1235348A1 (en) * | 2001-02-14 | 2002-08-28 | Siemens Aktiengesellschaft | Hysteresis circuit |
-
1995
- 1995-03-30 JP JP07421595A patent/JP3526103B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08271552A (ja) | 1996-10-18 |
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