JPH05324487A - メモリ制御システム - Google Patents
メモリ制御システムInfo
- Publication number
- JPH05324487A JPH05324487A JP4126935A JP12693592A JPH05324487A JP H05324487 A JPH05324487 A JP H05324487A JP 4126935 A JP4126935 A JP 4126935A JP 12693592 A JP12693592 A JP 12693592A JP H05324487 A JPH05324487 A JP H05324487A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- check
- unit
- memory control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】
【目的】 ノイズ等による一時的なデ−タ破壊や電池バ
ックアップエリアの電圧低下によるデ−タ破壊が生じて
も、直ちにシステムダウンにせずに、リトライ等の処理
を行い、高信頼のメモリ制御を行う。 【構成】 デ−タ書き込み時には、メモリ素子の直前で
保持デ−タのチェックを行い、有効デ−タを確認してか
らメモリ素子に書き込み、またデ−タ読み出し時には、
メモリ素子から読み出した直後、およびプロセッサに入
力される直前でデ−タチェックを行い、有効デ−タのみ
をリ−ドデ−タとして転送する。チェック結果でエラ−
発生の場合には、書き込み、読み出しともにリトライを
実行し、予め定めた回数だけ実行しても、エラ−の場合
にはプロセッサにエラ−ステ−タスを通知する。
ックアップエリアの電圧低下によるデ−タ破壊が生じて
も、直ちにシステムダウンにせずに、リトライ等の処理
を行い、高信頼のメモリ制御を行う。 【構成】 デ−タ書き込み時には、メモリ素子の直前で
保持デ−タのチェックを行い、有効デ−タを確認してか
らメモリ素子に書き込み、またデ−タ読み出し時には、
メモリ素子から読み出した直後、およびプロセッサに入
力される直前でデ−タチェックを行い、有効デ−タのみ
をリ−ドデ−タとして転送する。チェック結果でエラ−
発生の場合には、書き込み、読み出しともにリトライを
実行し、予め定めた回数だけ実行しても、エラ−の場合
にはプロセッサにエラ−ステ−タスを通知する。
Description
【0001】
【産業上の利用分野】本発明は、メモリ障害発生時に、
ハ−ドウェアでリトライ処理を行うことができるメモリ
制御システムに関し、特に汎用OSをサポ−トするオフ
ィスコンピュ−タやワ−クステ−ション、あるいは端末
制御装置等に用いられるデ−タ記憶部において、デ−タ
記憶部内で電池によりバックアップされているエリアの
電池電圧低下によるデ−タ破壊や、ノイズ等の一時的要
因によるデ−タ破壊時に、直ちにシステムダウンせず
に、リトライ処理を行うメモリ制御システムに関するも
のである。
ハ−ドウェアでリトライ処理を行うことができるメモリ
制御システムに関し、特に汎用OSをサポ−トするオフ
ィスコンピュ−タやワ−クステ−ション、あるいは端末
制御装置等に用いられるデ−タ記憶部において、デ−タ
記憶部内で電池によりバックアップされているエリアの
電池電圧低下によるデ−タ破壊や、ノイズ等の一時的要
因によるデ−タ破壊時に、直ちにシステムダウンせず
に、リトライ処理を行うメモリ制御システムに関するも
のである。
【0002】
【従来の技術】従来より、デ−タ記憶部の内容を保護す
る方法としては、例えば、特開昭60−144857号
公報に記載されているように、デ−タ記憶部が接続され
たバスと周辺素子が接続されたバスとを、バスバッファ
により分離することにより、デ−タ記憶部の動作を周辺
素子のノイズから保護するようにしたものがある。ま
た、特開昭57−193850号公報に記載されている
ように、デ−タ転送要求信号が送出されると、デ−タ記
憶部の外部にデ−タを一時保持するデ−タ保持回路と、
このデ−タ保持回路の選択信号供給を制御するゲ−ト回
路を設け、このゲ−ト回路を制御することにより、デ−
タ転送を確実にしてデ−タを保護するものがある。ま
た、特開昭61−123961号公報に記載されている
ように、転送されるデ−タに、監視のためのチェックデ
−タを付加して、同一バスを介して転送し、監視デ−タ
からバスの障害を検出するものがある。さらに、特開昭
58−72263号公報に記載されているように、磁気
ディスク装置のECC訂正装置で、演算のシ−ケンスを
一定長さに分割して、分割単位で生成多項式の演算を行
うことにより、デ−タ訂正を可能にするとともに回路構
成を簡単化するものがある。
る方法としては、例えば、特開昭60−144857号
公報に記載されているように、デ−タ記憶部が接続され
たバスと周辺素子が接続されたバスとを、バスバッファ
により分離することにより、デ−タ記憶部の動作を周辺
素子のノイズから保護するようにしたものがある。ま
た、特開昭57−193850号公報に記載されている
ように、デ−タ転送要求信号が送出されると、デ−タ記
憶部の外部にデ−タを一時保持するデ−タ保持回路と、
このデ−タ保持回路の選択信号供給を制御するゲ−ト回
路を設け、このゲ−ト回路を制御することにより、デ−
タ転送を確実にしてデ−タを保護するものがある。ま
た、特開昭61−123961号公報に記載されている
ように、転送されるデ−タに、監視のためのチェックデ
−タを付加して、同一バスを介して転送し、監視デ−タ
からバスの障害を検出するものがある。さらに、特開昭
58−72263号公報に記載されているように、磁気
ディスク装置のECC訂正装置で、演算のシ−ケンスを
一定長さに分割して、分割単位で生成多項式の演算を行
うことにより、デ−タ訂正を可能にするとともに回路構
成を簡単化するものがある。
【0003】
【発明が解決しようとする課題】しかしながら、上記各
方式では、いずれのものも、一旦、ノイズ等の一時的要
因や、電池バックアップメモリの電圧低下により、デ−
タ破壊が発生した後は、一意的にメモリ障害としてシス
テムダウンとなってしまう。一般に、汎用のオペレ−テ
ィングシステム(OS)をサポ−トした制御装置には、
その内部にデ−タ記憶部とそのデ−タ記憶部に記憶され
ているデ−タの読み書き制御を行う基本制御部とが設け
られている。しかし、基本制御部が制御するデ−タ記憶
部の障害をOSが検出すると、ハ−ドウェアのパニック
としてシステムダウンになる。従って、デ−タ転送線上
のノイズ等による一時的なデ−タ破壊や、デ−タ記憶部
内の電池でバックアップされたメモリ素子の電池電圧低
下によるデ−タ破壊があると、一意的にシステムダウン
になってしまうという問題があった。できれば、ノイズ
等の一時的な要因や、電池バックアップメモリの電圧低
下によるデ−タ破壊のとき、システムダウンは最後まで
待って、リトライや障害回復の処理を行うことが望まし
い。本発明の目的は、このような従来の課題を解決し、
破壊されたデ−タをメモリ素子に書き込まないようにで
き、かつ一時的なデ−タ破壊が生じても、システムダウ
ンにせず、自動的にリトライを行うことができるメモリ
制御システムを提供することにある。
方式では、いずれのものも、一旦、ノイズ等の一時的要
因や、電池バックアップメモリの電圧低下により、デ−
タ破壊が発生した後は、一意的にメモリ障害としてシス
テムダウンとなってしまう。一般に、汎用のオペレ−テ
ィングシステム(OS)をサポ−トした制御装置には、
その内部にデ−タ記憶部とそのデ−タ記憶部に記憶され
ているデ−タの読み書き制御を行う基本制御部とが設け
られている。しかし、基本制御部が制御するデ−タ記憶
部の障害をOSが検出すると、ハ−ドウェアのパニック
としてシステムダウンになる。従って、デ−タ転送線上
のノイズ等による一時的なデ−タ破壊や、デ−タ記憶部
内の電池でバックアップされたメモリ素子の電池電圧低
下によるデ−タ破壊があると、一意的にシステムダウン
になってしまうという問題があった。できれば、ノイズ
等の一時的な要因や、電池バックアップメモリの電圧低
下によるデ−タ破壊のとき、システムダウンは最後まで
待って、リトライや障害回復の処理を行うことが望まし
い。本発明の目的は、このような従来の課題を解決し、
破壊されたデ−タをメモリ素子に書き込まないようにで
き、かつ一時的なデ−タ破壊が生じても、システムダウ
ンにせず、自動的にリトライを行うことができるメモリ
制御システムを提供することにある。
【0004】
【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ制御システムは、(イ)デ−タを記
憶するメモリ素子を有したデ−タ記憶部とデ−タ記憶部
を制御する基本制御部とを備えたメモリ制御システムに
おいて、デ−タ記憶部には、メモリ素子にデ−タを書き
込む直前およびメモリ素子からデ−タを読み出した直後
に、デ−タを一時保持するデ−タラッチ部と、デ−タラ
ッチ部にラッチされたデ−タの妥当性をチェックするデ
−タチェック部と、デ−タチェック部からのチェック結
果を記憶するエラ−レジスタと、デ−タラッチ部、デ−
タチェック部、およびエラ−レジスタを制御するメモリ
制御部とを有し、基本制御部には、書き込みデ−タに付
加するためのチェックビットを発生するチェックビット
発生部と、読み出しデ−タを受け取る直前に、リ−ドデ
−タ妥当性をチェックする基本デ−タチェック部とを有
し、正常デ−タのみをメモリ素子に書き込み、かつ正常
デ−タのみを基本制御部にリ−ドデ−タとして転送する
ことを特徴としている。また、(ロ)デ−タチェック部
で、チェック結果が異常となったときには、エラ−レジ
スタにエラ−情報をセットすると同時に、メモリ制御部
の制御により再度、デ−タをデ−タラッチ部に保持し
て、デ−タを再チェックすることも特徴としている。さ
らに、(ハ)メモリ制御部には、プログラマブルに設定
可能なエラ−カウントレジスタを備え、エラ−カウント
レジスタによりチェック結果が異常になった時の再試行
回数の限度を設定して、限度まで再試行を実行してもエ
ラ−情報がエラ−レジスタにセットされた場合には、メ
モリ制御部を介してエラ−情報を基本制御部に通知する
ことも特徴としている。
め、本発明のメモリ制御システムは、(イ)デ−タを記
憶するメモリ素子を有したデ−タ記憶部とデ−タ記憶部
を制御する基本制御部とを備えたメモリ制御システムに
おいて、デ−タ記憶部には、メモリ素子にデ−タを書き
込む直前およびメモリ素子からデ−タを読み出した直後
に、デ−タを一時保持するデ−タラッチ部と、デ−タラ
ッチ部にラッチされたデ−タの妥当性をチェックするデ
−タチェック部と、デ−タチェック部からのチェック結
果を記憶するエラ−レジスタと、デ−タラッチ部、デ−
タチェック部、およびエラ−レジスタを制御するメモリ
制御部とを有し、基本制御部には、書き込みデ−タに付
加するためのチェックビットを発生するチェックビット
発生部と、読み出しデ−タを受け取る直前に、リ−ドデ
−タ妥当性をチェックする基本デ−タチェック部とを有
し、正常デ−タのみをメモリ素子に書き込み、かつ正常
デ−タのみを基本制御部にリ−ドデ−タとして転送する
ことを特徴としている。また、(ロ)デ−タチェック部
で、チェック結果が異常となったときには、エラ−レジ
スタにエラ−情報をセットすると同時に、メモリ制御部
の制御により再度、デ−タをデ−タラッチ部に保持し
て、デ−タを再チェックすることも特徴としている。さ
らに、(ハ)メモリ制御部には、プログラマブルに設定
可能なエラ−カウントレジスタを備え、エラ−カウント
レジスタによりチェック結果が異常になった時の再試行
回数の限度を設定して、限度まで再試行を実行してもエ
ラ−情報がエラ−レジスタにセットされた場合には、メ
モリ制御部を介してエラ−情報を基本制御部に通知する
ことも特徴としている。
【0005】
【作用】本発明においては、メモリ素子の外部にデ−タ
ラッチ部を設けて、基本制御部とデ−タ記憶部の間でデ
−タ送受信を行う場合に、そのデ−タラッチ部でデ−タ
の一時保持を行い、保持されたデ−タの妥当性をチェッ
クして、正常のときだけ有効デ−タとして扱う。異常時
には、デ−タラッチ部に再度デ−タを保持して、再度チ
ェックを行う。規定回数だけ再試行を実行しても、異常
状態が解消しないときには、エラ−レジスタにステ−タ
スをセットして基本制御部に通知する。ハ−ドウェアの
再試行により回復可能な障害を救済することができ、シ
ステムの信頼性を向上させることができる。
ラッチ部を設けて、基本制御部とデ−タ記憶部の間でデ
−タ送受信を行う場合に、そのデ−タラッチ部でデ−タ
の一時保持を行い、保持されたデ−タの妥当性をチェッ
クして、正常のときだけ有効デ−タとして扱う。異常時
には、デ−タラッチ部に再度デ−タを保持して、再度チ
ェックを行う。規定回数だけ再試行を実行しても、異常
状態が解消しないときには、エラ−レジスタにステ−タ
スをセットして基本制御部に通知する。ハ−ドウェアの
再試行により回復可能な障害を救済することができ、シ
ステムの信頼性を向上させることができる。
【0006】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図5は、本発明が適用されるメモリ制御シス
テムの構成図である。パ−ソナルコンピュ−タ、ワ−ク
ステ−ション、および端末制御装置等の一般的なメモリ
制御システムでは、図5に示すように、デ−タを保存す
るメモリ素子の集合からなるデ−タ記憶部2と、そのデ
−タ記憶部2に記憶されたデ−タの読み書きの制御を行
う基本制御部1とから構成される。これらの基本制御部
1とデ−タ記憶部2は、独立して実装され、それぞれケ
−ブル、配線印刷パタ−ン等の接続線3で接続されてい
る。基本制御部1からの命令は、接続線3を介してデ−
タ記憶部2に伝達され、デ−タ記憶部2へのデ−タの書
き込み、あるいはデ−タ記憶部2からのデ−タの読み出
し動作を行う。また、書き込み/読み出し時のデ−タ
も、接続線3を介して行われる。
説明する。図5は、本発明が適用されるメモリ制御シス
テムの構成図である。パ−ソナルコンピュ−タ、ワ−ク
ステ−ション、および端末制御装置等の一般的なメモリ
制御システムでは、図5に示すように、デ−タを保存す
るメモリ素子の集合からなるデ−タ記憶部2と、そのデ
−タ記憶部2に記憶されたデ−タの読み書きの制御を行
う基本制御部1とから構成される。これらの基本制御部
1とデ−タ記憶部2は、独立して実装され、それぞれケ
−ブル、配線印刷パタ−ン等の接続線3で接続されてい
る。基本制御部1からの命令は、接続線3を介してデ−
タ記憶部2に伝達され、デ−タ記憶部2へのデ−タの書
き込み、あるいはデ−タ記憶部2からのデ−タの読み出
し動作を行う。また、書き込み/読み出し時のデ−タ
も、接続線3を介して行われる。
【0007】図1および図2は、本発明の一実施例を示
す基本制御部とデ−タ記憶部の構成図およびその動作タ
イムチャ−トである。ここでは、デ−タ書き込み時の回
路構成が示されている。従って、デ−タ読み出し時の回
路構成は独立して設けられるが、兼用できるものもあ
る。図1において、1は基本制御部、2はデ−タ記憶部
である。基本制御部1には、プロセッサ11とパリティ
ジェネレ−タ12とデ−タバス31、アドレスバス3
2、およびコントロ−ルバス33とが設けられている。
また、40はエラステ−タス信号、13,41はデ−
タ、42はアドレス、43はライトストロ−ブパルスの
各信号である。一方、デ−タ記憶部2には、メモリ制御
部23とメモリ素子24とライトパリティチェック部2
2とデ−タラッチ部21とエラ−レジスタ25とが設け
られている。なお、45はラッチデ−タ、47はパリテ
ィエラ−、44はデ−タラッチパルス、49はエラ−情
報、48はACK信号である。基本制御部1内のプロセ
ッサ11から出力されたデ−タ13は、パリティジェネ
レ−タ12を通ることにより、パリティビットを付加し
たデ−タ41となり、デ−タバス31を介してデ−タ記
憶部2に送出される。また、プロセッサ11からは、デ
−タ13とともにデ−タ記憶部2の記憶位置を示すアド
レス信号42と、書き込みサイクルを示すライトストロ
−ブパルス43とが、それぞれアドレスバス32とコン
トロ−ルバス33を介してデ−タ記憶部2に送られる。
す基本制御部とデ−タ記憶部の構成図およびその動作タ
イムチャ−トである。ここでは、デ−タ書き込み時の回
路構成が示されている。従って、デ−タ読み出し時の回
路構成は独立して設けられるが、兼用できるものもあ
る。図1において、1は基本制御部、2はデ−タ記憶部
である。基本制御部1には、プロセッサ11とパリティ
ジェネレ−タ12とデ−タバス31、アドレスバス3
2、およびコントロ−ルバス33とが設けられている。
また、40はエラステ−タス信号、13,41はデ−
タ、42はアドレス、43はライトストロ−ブパルスの
各信号である。一方、デ−タ記憶部2には、メモリ制御
部23とメモリ素子24とライトパリティチェック部2
2とデ−タラッチ部21とエラ−レジスタ25とが設け
られている。なお、45はラッチデ−タ、47はパリテ
ィエラ−、44はデ−タラッチパルス、49はエラ−情
報、48はACK信号である。基本制御部1内のプロセ
ッサ11から出力されたデ−タ13は、パリティジェネ
レ−タ12を通ることにより、パリティビットを付加し
たデ−タ41となり、デ−タバス31を介してデ−タ記
憶部2に送出される。また、プロセッサ11からは、デ
−タ13とともにデ−タ記憶部2の記憶位置を示すアド
レス信号42と、書き込みサイクルを示すライトストロ
−ブパルス43とが、それぞれアドレスバス32とコン
トロ−ルバス33を介してデ−タ記憶部2に送られる。
【0008】図1におけるデ−タ記憶部2には、デ−タ
41とアドレス信号42とライトストロ−ブ信号43が
入力される。アドレス信号42とライトストロ−ブ信号
43がメモリ制御部23に入力することにより、メモリ
制御部23はライトアクセスの開始を検出して、デ−タ
ラッチパルス44を発生させる。このデ−タラッチパル
ス44により、入力されたデ−タ41をデ−タラッチ部
21に一時ラッチした後、そのラッチデ−タ45を次段
のライトパリティチェック部22でパリティチェックを
行う。パリティチェックの結果が正常であれば、メモリ
制御部23はアドレス信号42により指示されているア
ドレスのメモリ素子24に、ライト許可信号46を出し
てラッチデ−タ45を書き込む。そして、プロセッサ1
1に動作終了を示すACK信号48を送出し、基本制御
部1内のコントロ−ルバス33を介してプロセッサ11
に転送することにより、ライトサイクルを終了する。一
方、ライトパリティチェック部22で、パリティエラ−
47を検出した場合には、メモリ制御部23は、再度デ
−タラッチパルス44を発生し、デ−タラッチのリトラ
イを行う。ここで、パリティエラ−発生の要因が、デ−
タバス31上の一時的要因によるものであれば、パリテ
ィエラ−47は解消しているので、パリティチェックの
結果は正常となり、上記と同じようにメモリ素子24に
ラッチデ−タ45を書き込む。そして、ACK信号48
を送出することにより、ライトサイクルを終了する。リ
トライによりパリティチェックの結果、再度、パリティ
エラ−47を検出した場合には、メモリ制御部23によ
りエラ−情報49をエラ−レジスタ25にセットする。
そして、エラ−レジスタ25からエラ−ステ−タス40
を送出し、基本制御部1のコントロ−ルバス33を介し
てプロセッサ11に通知する。これにより、破壊された
デ−タをデ−タ記憶部2に記憶することはなくなる。
41とアドレス信号42とライトストロ−ブ信号43が
入力される。アドレス信号42とライトストロ−ブ信号
43がメモリ制御部23に入力することにより、メモリ
制御部23はライトアクセスの開始を検出して、デ−タ
ラッチパルス44を発生させる。このデ−タラッチパル
ス44により、入力されたデ−タ41をデ−タラッチ部
21に一時ラッチした後、そのラッチデ−タ45を次段
のライトパリティチェック部22でパリティチェックを
行う。パリティチェックの結果が正常であれば、メモリ
制御部23はアドレス信号42により指示されているア
ドレスのメモリ素子24に、ライト許可信号46を出し
てラッチデ−タ45を書き込む。そして、プロセッサ1
1に動作終了を示すACK信号48を送出し、基本制御
部1内のコントロ−ルバス33を介してプロセッサ11
に転送することにより、ライトサイクルを終了する。一
方、ライトパリティチェック部22で、パリティエラ−
47を検出した場合には、メモリ制御部23は、再度デ
−タラッチパルス44を発生し、デ−タラッチのリトラ
イを行う。ここで、パリティエラ−発生の要因が、デ−
タバス31上の一時的要因によるものであれば、パリテ
ィエラ−47は解消しているので、パリティチェックの
結果は正常となり、上記と同じようにメモリ素子24に
ラッチデ−タ45を書き込む。そして、ACK信号48
を送出することにより、ライトサイクルを終了する。リ
トライによりパリティチェックの結果、再度、パリティ
エラ−47を検出した場合には、メモリ制御部23によ
りエラ−情報49をエラ−レジスタ25にセットする。
そして、エラ−レジスタ25からエラ−ステ−タス40
を送出し、基本制御部1のコントロ−ルバス33を介し
てプロセッサ11に通知する。これにより、破壊された
デ−タをデ−タ記憶部2に記憶することはなくなる。
【0009】図2では、左側が正常サイクルであり、右
側がリトライ挿入サイクルである。プロセッサ11から
ライトアドレス信号42とライトデ−タ41とライトス
トロ−ブ(Lレベル)43が送出される。ライトストロ
−ブ43はLレベルが送出され、デ−タ記憶部2からA
CK信号48が返送されることによりHレベルにリセッ
トされる。リトライ挿入サイクルの場合には、ACK信
号48が遅くなるため、ライトストロ−ブ43のLレベ
ルの期間が長くなる。デ−タ記憶部2では、アドレス信
号42とライトストロ−ブ信号43により、ライトデ−
タ41をラッチするためのラッチパルス(Lレベル)4
4を送出して、デ−タ41をデ−タラッチ部21に一時
ラッチする。そして、ライトパリティチェック部22で
パリティチェックを行うが、正常サイクルの場合にはパ
リティエラ−(Lレベル)47は出ない。リトライ挿入
サイクルでは、パリティエラ−47が出され、リトライ
動作でのパリティチェックで正常の場合にはACK信号
48が送出される。
側がリトライ挿入サイクルである。プロセッサ11から
ライトアドレス信号42とライトデ−タ41とライトス
トロ−ブ(Lレベル)43が送出される。ライトストロ
−ブ43はLレベルが送出され、デ−タ記憶部2からA
CK信号48が返送されることによりHレベルにリセッ
トされる。リトライ挿入サイクルの場合には、ACK信
号48が遅くなるため、ライトストロ−ブ43のLレベ
ルの期間が長くなる。デ−タ記憶部2では、アドレス信
号42とライトストロ−ブ信号43により、ライトデ−
タ41をラッチするためのラッチパルス(Lレベル)4
4を送出して、デ−タ41をデ−タラッチ部21に一時
ラッチする。そして、ライトパリティチェック部22で
パリティチェックを行うが、正常サイクルの場合にはパ
リティエラ−(Lレベル)47は出ない。リトライ挿入
サイクルでは、パリティエラ−47が出され、リトライ
動作でのパリティチェックで正常の場合にはACK信号
48が送出される。
【0010】図3および図4は、本発明の一実施例を示
すメモリ制御システムのデ−タ読み出し時の回路構成図
およびその動作タイミングチャ−トである。図3におい
て、1,2,11,31,32,3323,24,2
5,40は第1図の回路、信号と同一である。その他
に、新たに読み出し専用回路として、基本パリティチェ
ック部14、バッファ部53、ラッチ部51およびリ−
ドパリティチェック部52を設ける。なお、61はリ−
ドストロ−ブ、62はアドレス信号、63は読み出し信
号、64はデ−タ、65はデ−タラッチパルス、67は
リ−ドパリテイエラ−信号である。基本制御部1内のプ
ロセッサ11から、デ−タ読み出しサイクルを示すリ−
ドストロ−ブ61と、メモリ素子の位置を示すアドレス
信号62が、それぞれコントロ−ルバス33、アドレス
バス32を介してデ−タ記憶部2へ送られる。デ−タ記
憶部2では、メモリ制御部23によりアドレス信号62
が指示する位置のメモリ素子24に読み出し信号63を
出して、メモリ素子24からデ−タ64を読み出す。同
時に、デ−タラッチパルス65を発生させることにより
ラッチ部51で一時ラッチを行い、そのラッチデ−タ6
5をリ−ドパリティチェック部52でパリティチェック
を行う。パリティチェックの結果が正常であれば、メモ
リ制御部23からバッファ部53を介してラッチデ−タ
65をデ−タバス31にリ−ドデ−タ66として送出
し、プロセッサ11に動作終了を示すACK信号49を
送信する。さらに、リ−ドパリティチェック部52によ
りパリティエラ−67を検出した場合には、メモリ制御
部23により、再度デ−タラッチパルス65を発生さ
せ、デ−タラッチのリトライを行う。このリトライによ
りパリティエラ−67が解消されたならば、上記と同じ
ようにラッチデ−タ65をデ−タバス31にリ−ドデ−
タ66として送出する。さらに、リトライによりパリテ
ィエラ−47を検出した場合には、メモリ制御部23に
よりエラ−情報49をエラ−レジスタ25にセットし、
コントロ−ルバス33を介してエラ−ステ−タス40を
プロセッサ11に通知する。
すメモリ制御システムのデ−タ読み出し時の回路構成図
およびその動作タイミングチャ−トである。図3におい
て、1,2,11,31,32,3323,24,2
5,40は第1図の回路、信号と同一である。その他
に、新たに読み出し専用回路として、基本パリティチェ
ック部14、バッファ部53、ラッチ部51およびリ−
ドパリティチェック部52を設ける。なお、61はリ−
ドストロ−ブ、62はアドレス信号、63は読み出し信
号、64はデ−タ、65はデ−タラッチパルス、67は
リ−ドパリテイエラ−信号である。基本制御部1内のプ
ロセッサ11から、デ−タ読み出しサイクルを示すリ−
ドストロ−ブ61と、メモリ素子の位置を示すアドレス
信号62が、それぞれコントロ−ルバス33、アドレス
バス32を介してデ−タ記憶部2へ送られる。デ−タ記
憶部2では、メモリ制御部23によりアドレス信号62
が指示する位置のメモリ素子24に読み出し信号63を
出して、メモリ素子24からデ−タ64を読み出す。同
時に、デ−タラッチパルス65を発生させることにより
ラッチ部51で一時ラッチを行い、そのラッチデ−タ6
5をリ−ドパリティチェック部52でパリティチェック
を行う。パリティチェックの結果が正常であれば、メモ
リ制御部23からバッファ部53を介してラッチデ−タ
65をデ−タバス31にリ−ドデ−タ66として送出
し、プロセッサ11に動作終了を示すACK信号49を
送信する。さらに、リ−ドパリティチェック部52によ
りパリティエラ−67を検出した場合には、メモリ制御
部23により、再度デ−タラッチパルス65を発生さ
せ、デ−タラッチのリトライを行う。このリトライによ
りパリティエラ−67が解消されたならば、上記と同じ
ようにラッチデ−タ65をデ−タバス31にリ−ドデ−
タ66として送出する。さらに、リトライによりパリテ
ィエラ−47を検出した場合には、メモリ制御部23に
よりエラ−情報49をエラ−レジスタ25にセットし、
コントロ−ルバス33を介してエラ−ステ−タス40を
プロセッサ11に通知する。
【0011】図4のデ−タ読み出しのタイミングチャ−
トでは、左側に正常サイクルの場合、右側にリトライ挿
入サイクルの場合が示される。リ−ドアドレス信号62
とリ−ドストロ−ブ61がアドレスバス32とコントロ
−ルバス33を介して送出されると、メモリ制御部23
がそのアドレスに読み出し信号を出すことによりメモリ
素子24からデ−タを読み出し、リ−ドデ−タラッチパ
ルス65をラッチ部51に出して読み出したデ−タをラ
ッチさせる。リ−ドパリティチェック部52によりエラ
−(Lレベルの信号)67が検出された場合には、リト
ライのリ−ドデ−タラッチパルス65が再度出されるの
で、リ−ドストロ−ブ61のリセット時刻は遅くなる。
プロセッサ11へ転送されるリ−ドデ−タ66は、リト
ライにより成功した場合には、少し遅れて送出される。
そして、ACK信号48もリトライで成功したときに
は、少し遅れてプロセッサ11に送出される。基本制御
部1では、基本パリティチェック部14により送出され
たリ−ドデ−タ66のパリティチェックを行い、正常の
場合にのみ有効なデ−タとして受け取り、演算等の処理
を行う。基本制御部1の基本パリティチェック部14で
パリティエラ−を検出した場合には、リ−ドサイクルの
トリライや再書き込みを行う等のエラ−処理を実行す
る。これにより、デ−タバス上のノイズによるデ−タ破
壊は、基本パリティチェック部14で検出することがで
き、また電池バックアップエリアの電圧低下によるデ−
タ破壊は、リ−ドパリティチェック52により検出する
ことができるので、直ちにシステムダウンにせずに、再
試行等のエラ−処理を行うことができる。さらに、書き
込みおよび読み出し動作のとき、メモリ制御部23にプ
ログラマブルに設定可能なリトライカウンタを備えるこ
とにより、パリティエラ−発生時のリトライ回数を任意
に設定することができる。例えば、リトライを2回まで
行って再度エラ−が発生したときには、リトライを中止
して、基本制御部1にエラ−ステ−タスの通知を行うよ
うにすることができる。また、実施例では、1バスト
(1ワ−ド)を書き込み、読み出しの最小単位としてい
るが、複数バイトのブロックに対してのデ−タチェッ
ク、リトライを実行することも可能である。
トでは、左側に正常サイクルの場合、右側にリトライ挿
入サイクルの場合が示される。リ−ドアドレス信号62
とリ−ドストロ−ブ61がアドレスバス32とコントロ
−ルバス33を介して送出されると、メモリ制御部23
がそのアドレスに読み出し信号を出すことによりメモリ
素子24からデ−タを読み出し、リ−ドデ−タラッチパ
ルス65をラッチ部51に出して読み出したデ−タをラ
ッチさせる。リ−ドパリティチェック部52によりエラ
−(Lレベルの信号)67が検出された場合には、リト
ライのリ−ドデ−タラッチパルス65が再度出されるの
で、リ−ドストロ−ブ61のリセット時刻は遅くなる。
プロセッサ11へ転送されるリ−ドデ−タ66は、リト
ライにより成功した場合には、少し遅れて送出される。
そして、ACK信号48もリトライで成功したときに
は、少し遅れてプロセッサ11に送出される。基本制御
部1では、基本パリティチェック部14により送出され
たリ−ドデ−タ66のパリティチェックを行い、正常の
場合にのみ有効なデ−タとして受け取り、演算等の処理
を行う。基本制御部1の基本パリティチェック部14で
パリティエラ−を検出した場合には、リ−ドサイクルの
トリライや再書き込みを行う等のエラ−処理を実行す
る。これにより、デ−タバス上のノイズによるデ−タ破
壊は、基本パリティチェック部14で検出することがで
き、また電池バックアップエリアの電圧低下によるデ−
タ破壊は、リ−ドパリティチェック52により検出する
ことができるので、直ちにシステムダウンにせずに、再
試行等のエラ−処理を行うことができる。さらに、書き
込みおよび読み出し動作のとき、メモリ制御部23にプ
ログラマブルに設定可能なリトライカウンタを備えるこ
とにより、パリティエラ−発生時のリトライ回数を任意
に設定することができる。例えば、リトライを2回まで
行って再度エラ−が発生したときには、リトライを中止
して、基本制御部1にエラ−ステ−タスの通知を行うよ
うにすることができる。また、実施例では、1バスト
(1ワ−ド)を書き込み、読み出しの最小単位としてい
るが、複数バイトのブロックに対してのデ−タチェッ
ク、リトライを実行することも可能である。
【0012】このように、本発明においては、デ−タ書
き込み時には、基本制御部から送出されたデ−タをメモ
リ素子の直前で一時保持し、デ−タチェックを行った後
にメモリ素子に書き込むので、破壊されたデ−タをメモ
リ素子に書き込む心配はない。また、ノイズ等の要因で
一時的なデ−タ破壊が発生した場合には、メモリ制御部
によりデ−タ保持のリトライを行うことにより、有効な
デ−タを確認した後にメモリ素子に書き込むので、破壊
されたデ−タをメモリ素子に書き込むことがない。一
方、デ−タ読み出し時にも、メモリ素子から読み出され
た直後のデ−タを一時保持して、デ−タチェックを行
い、有効なデ−タのみをバスを介して基本制御部に送出
した後、さらにプロセッサの直前で再度デ−タチェック
を実行するので、電池バックアップエリアの電池電圧低
下による完全なデ−タ破壊や、デ−タバス上の一時的な
デ−タ破壊も検出することができる。また、エラ−情報
はエラ−ステ−タスとしてプロセッサに報告されるの
で、汎用OSが制御している場合でも、エラ−発生後に
直ちにハ−ドウェアパニックになることがなく、リトラ
イ等のエラ−処理が可能である。
き込み時には、基本制御部から送出されたデ−タをメモ
リ素子の直前で一時保持し、デ−タチェックを行った後
にメモリ素子に書き込むので、破壊されたデ−タをメモ
リ素子に書き込む心配はない。また、ノイズ等の要因で
一時的なデ−タ破壊が発生した場合には、メモリ制御部
によりデ−タ保持のリトライを行うことにより、有効な
デ−タを確認した後にメモリ素子に書き込むので、破壊
されたデ−タをメモリ素子に書き込むことがない。一
方、デ−タ読み出し時にも、メモリ素子から読み出され
た直後のデ−タを一時保持して、デ−タチェックを行
い、有効なデ−タのみをバスを介して基本制御部に送出
した後、さらにプロセッサの直前で再度デ−タチェック
を実行するので、電池バックアップエリアの電池電圧低
下による完全なデ−タ破壊や、デ−タバス上の一時的な
デ−タ破壊も検出することができる。また、エラ−情報
はエラ−ステ−タスとしてプロセッサに報告されるの
で、汎用OSが制御している場合でも、エラ−発生後に
直ちにハ−ドウェアパニックになることがなく、リトラ
イ等のエラ−処理が可能である。
【0013】
【発明の効果】以上説明したように、本発明によれば、
破壊されたデ−タをメモリ素子に書き込むことがなく、
かつノイズ等の原因で一時的なデ−タ破壊が生じたとき
にも、メモリ素子を制御するメモリ制御部によりリトラ
イ処理を行うので、有効デ−タを確認してからメモリ素
子に書き込むことができる。また、読み出しの場合に
も、メモリ素子から読み出された直後とプロセッサに入
力される直前の2回にわたってデ−タチェックを行うの
で、電池バックアップエリアの電池電圧低下によるデ−
タ破壊や、デ−タバス上の一時的なデ−タ破壊を検出す
ることができ、信頼性の高いメモリ制御が可能となる。
その結果、エラ−発生で直とにハ−ドウェアパニックに
なることはなく、リトライ処理等により救済される場合
が多くなる。
破壊されたデ−タをメモリ素子に書き込むことがなく、
かつノイズ等の原因で一時的なデ−タ破壊が生じたとき
にも、メモリ素子を制御するメモリ制御部によりリトラ
イ処理を行うので、有効デ−タを確認してからメモリ素
子に書き込むことができる。また、読み出しの場合に
も、メモリ素子から読み出された直後とプロセッサに入
力される直前の2回にわたってデ−タチェックを行うの
で、電池バックアップエリアの電池電圧低下によるデ−
タ破壊や、デ−タバス上の一時的なデ−タ破壊を検出す
ることができ、信頼性の高いメモリ制御が可能となる。
その結果、エラ−発生で直とにハ−ドウェアパニックに
なることはなく、リトライ処理等により救済される場合
が多くなる。
【0014】
【図1】本発明の一実施例を示すメモリ制御システムの
デ−タ書き込み時の回路構成図である。
デ−タ書き込み時の回路構成図である。
【図2】図1におけるデ−タ書き込み時のタイミングチ
ェ−トである。
ェ−トである。
【図3】本発明の一実施例を示すメモリ制御システムの
デ−タ読み出し時の回路構成図である。
デ−タ読み出し時の回路構成図である。
【図4】図3におけるデ−タ読み出し時のタイミングチ
ャ−トである。
ャ−トである。
【図5】本発明が適用可能なパ−ソナルコンピュ−タ、
ワ−クステ−ションまたは端末制御装置等の一般的な基
本制御部とデ−タ記憶部の構成図である。
ワ−クステ−ションまたは端末制御装置等の一般的な基
本制御部とデ−タ記憶部の構成図である。
1 基本制御部 2 デ−タ記憶部 3 接続線 11 プロセッサ 12 パリティジェネレ−タ 14 基本パリティチェック部 21 ライトデ−タラッチ部 22 ライトパリティチェック部 23 メモリ制御部 24 メモリ素子 25 エラ−レジスタ 31 デ−タバス 32 アドレスバス 33 コントロ−ルバス 51 リ−ドデ−タラッチ部 52 リ−ドパリティチェック部 53 リ−ドデ−タバッファ部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 正村 聡和 愛知県尾張旭市晴丘町池上1番地 株式会 社日立旭エレクトロニクス内
Claims (3)
- 【請求項1】 デ−タを記憶するメモリ素子を有したデ
−タ記憶部と該デ−タ記憶部を制御する基本制御部とを
備えたメモリ制御システムにおいて、該デ−タ記憶部に
は、該メモリ素子にデ−タを書き込む直前および該メモ
リ素子からデ−タを読み出した直後に、該デ−タを一時
保持するデ−タラッチ部と、該デ−タラッチ部にラッチ
されたデ−タの妥当性をチェックするデ−タチェック部
と、該デ−タチェック部からのチェック結果を記憶する
エラ−レジスタと、上記デ−タラッチ部、デ−タチェッ
ク部、およびエラ−レジスタを制御するメモリ制御部と
を有し、該基本制御部には、書き込みデ−タに付加する
ためのチェックビットを発生するチェックビット発生部
と、読み出しデ−タを受け取る直前に、該リ−ドデ−タ
妥当性をチェックする基本デ−タチェック部とを有し、
正常デ−タのみを該メモリ素子に書き込み、かつ正常デ
−タのみを該基本制御部にリ−ドデ−タとして転送する
ことを特徴とするメモリ制御システム。 - 【請求項2】 請求項1に記載のメモリ制御システムに
おいて、上記デ−タチェック部で、チェック結果が異常
となったときには、上記エラ−レジスタにエラ−情報を
セットすると同時に、上記メモリ制御部の制御により再
度、デ−タをデ−タラッチ部に保持して、該デ−タを再
チェックすることを特徴とするメモリ制御システム。 - 【請求項3】 請求項1または2に記載のメモリ制御シ
ステムにおいて、上記メモリ制御部には、プログラマブ
ルに設定可能なエラ−カウントレジスタを備え、該エラ
−カウントレジスタによりチェック結果が異常になった
時の再試行回数の限度を設定して、該限度まで再試行を
実行してもエラ−情報がエラ−レジスタにセットされた
場合には、該メモリ制御部を介して該エラ−情報を基本
制御部に通知することを特徴とするメモリ制御システ
ム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4126935A JPH05324487A (ja) | 1992-05-20 | 1992-05-20 | メモリ制御システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4126935A JPH05324487A (ja) | 1992-05-20 | 1992-05-20 | メモリ制御システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05324487A true JPH05324487A (ja) | 1993-12-07 |
Family
ID=14947548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4126935A Pending JPH05324487A (ja) | 1992-05-20 | 1992-05-20 | メモリ制御システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05324487A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007026227A (ja) * | 2005-07-19 | 2007-02-01 | Canon Inc | 画像処理装置及びその制御方法、コンピュータプログラム、及び、記憶媒体 |
JP2012083992A (ja) * | 2010-10-13 | 2012-04-26 | Nec Computertechno Ltd | データ障害処理装置、及びデータ障害処理方法 |
-
1992
- 1992-05-20 JP JP4126935A patent/JPH05324487A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007026227A (ja) * | 2005-07-19 | 2007-02-01 | Canon Inc | 画像処理装置及びその制御方法、コンピュータプログラム、及び、記憶媒体 |
JP2012083992A (ja) * | 2010-10-13 | 2012-04-26 | Nec Computertechno Ltd | データ障害処理装置、及びデータ障害処理方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3748117B2 (ja) | 鏡像化メモリ用エラー検出システム | |
JPS6391764A (ja) | パリティ・チェック機能を有するメモリ・システム | |
JP2001290710A (ja) | データエラー検出装置 | |
JPH05324487A (ja) | メモリ制御システム | |
JPH0316655B2 (ja) | ||
JP2513615B2 (ja) | Ecc回路付記憶装置 | |
JPS6051142B2 (ja) | ロギングエラ−制御方式 | |
JP3450132B2 (ja) | キャッシュ制御回路 | |
JPH02245954A (ja) | 半導体記憶装置 | |
JPH02297235A (ja) | メモリデータ保護回路 | |
JPS6319053A (ja) | メモリ装置 | |
JP2503981B2 (ja) | 周辺記憶装置 | |
JPS59231798A (ja) | デ−タ処理装置 | |
JPH07219796A (ja) | 情報処理装置 | |
JPH08153048A (ja) | 記憶装置 | |
JPH0529934B2 (ja) | ||
JPS61253564A (ja) | 記憶装置 | |
JPH02238539A (ja) | メモリ制御方式 | |
JPH05224968A (ja) | データチェック方式 | |
JPS5831680B2 (ja) | 多重化記憶装置の制御方式 | |
JPH08305637A (ja) | 記憶装置 | |
JPS59217298A (ja) | メモリエラ−救済方式 | |
JPH04145540A (ja) | インタフェースエラーチェック方式 | |
JPS63170756A (ja) | 主記憶イニシヤライズ方式 | |
JPH0523256U (ja) | 記憶回路 |