JPH05324487A - メモリ制御システム - Google Patents

Abstract

(57)【要約】 【目的】 ノイズ等による一時的なデ−タ破壊や電池バ
ックアップエリアの電圧低下によるデ−タ破壊が生じて
も、直ちにシステムダウンにせずに、リトライ等の処理
を行い、高信頼のメモリ制御を行う。 【構成】 デ−タ書き込み時には、メモリ素子の直前で
保持デ−タのチェックを行い、有効デ−タを確認してか
らメモリ素子に書き込み、またデ−タ読み出し時には、
メモリ素子から読み出した直後、およびプロセッサに入
力される直前でデ−タチェックを行い、有効デ−タのみ
をリ−ドデ−タとして転送する。チェック結果でエラ−
発生の場合には、書き込み、読み出しともにリトライを
実行し、予め定めた回数だけ実行しても、エラ−の場合
にはプロセッサにエラ−ステ−タスを通知する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ障害発生時に、
ハ−ドウェアでリトライ処理を行うことができるメモリ
制御システムに関し、特に汎用ＯＳをサポ−トするオフ
ィスコンピュ−タやワ−クステ−ション、あるいは端末
制御装置等に用いられるデ−タ記憶部において、デ−タ
記憶部内で電池によりバックアップされているエリアの
電池電圧低下によるデ−タ破壊や、ノイズ等の一時的要
因によるデ−タ破壊時に、直ちにシステムダウンせず
に、リトライ処理を行うメモリ制御システムに関するも
のである。

【０００２】

【従来の技術】従来より、デ−タ記憶部の内容を保護す
る方法としては、例えば、特開昭６０−１４４８５７号
公報に記載されているように、デ−タ記憶部が接続され
たバスと周辺素子が接続されたバスとを、バスバッファ
により分離することにより、デ−タ記憶部の動作を周辺
素子のノイズから保護するようにしたものがある。ま
た、特開昭５７−１９３８５０号公報に記載されている
ように、デ−タ転送要求信号が送出されると、デ−タ記
憶部の外部にデ−タを一時保持するデ−タ保持回路と、
このデ−タ保持回路の選択信号供給を制御するゲ−ト回
路を設け、このゲ−ト回路を制御することにより、デ−
タ転送を確実にしてデ−タを保護するものがある。ま
た、特開昭６１−１２３９６１号公報に記載されている
ように、転送されるデ−タに、監視のためのチェックデ
−タを付加して、同一バスを介して転送し、監視デ−タ
からバスの障害を検出するものがある。さらに、特開昭
５８−７２２６３号公報に記載されているように、磁気
ディスク装置のＥＣＣ訂正装置で、演算のシ−ケンスを
一定長さに分割して、分割単位で生成多項式の演算を行
うことにより、デ−タ訂正を可能にするとともに回路構
成を簡単化するものがある。

【０００３】

【発明が解決しようとする課題】しかしながら、上記各
方式では、いずれのものも、一旦、ノイズ等の一時的要
因や、電池バックアップメモリの電圧低下により、デ−
タ破壊が発生した後は、一意的にメモリ障害としてシス
テムダウンとなってしまう。一般に、汎用のオペレ−テ
ィングシステム（ＯＳ）をサポ−トした制御装置には、
その内部にデ−タ記憶部とそのデ−タ記憶部に記憶され
ているデ−タの読み書き制御を行う基本制御部とが設け
られている。しかし、基本制御部が制御するデ−タ記憶
部の障害をＯＳが検出すると、ハ−ドウェアのパニック
としてシステムダウンになる。従って、デ−タ転送線上
のノイズ等による一時的なデ−タ破壊や、デ−タ記憶部
内の電池でバックアップされたメモリ素子の電池電圧低
下によるデ−タ破壊があると、一意的にシステムダウン
になってしまうという問題があった。できれば、ノイズ
等の一時的な要因や、電池バックアップメモリの電圧低
下によるデ−タ破壊のとき、システムダウンは最後まで
待って、リトライや障害回復の処理を行うことが望まし
い。本発明の目的は、このような従来の課題を解決し、
破壊されたデ−タをメモリ素子に書き込まないようにで
き、かつ一時的なデ−タ破壊が生じても、システムダウ
ンにせず、自動的にリトライを行うことができるメモリ
制御システムを提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ制御システムは、（イ）デ−タを記
憶するメモリ素子を有したデ−タ記憶部とデ−タ記憶部
を制御する基本制御部とを備えたメモリ制御システムに
おいて、デ−タ記憶部には、メモリ素子にデ−タを書き
込む直前およびメモリ素子からデ−タを読み出した直後
に、デ−タを一時保持するデ−タラッチ部と、デ−タラ
ッチ部にラッチされたデ−タの妥当性をチェックするデ
−タチェック部と、デ−タチェック部からのチェック結
果を記憶するエラ−レジスタと、デ−タラッチ部、デ−
タチェック部、およびエラ−レジスタを制御するメモリ
制御部とを有し、基本制御部には、書き込みデ−タに付
加するためのチェックビットを発生するチェックビット
発生部と、読み出しデ−タを受け取る直前に、リ−ドデ
−タ妥当性をチェックする基本デ−タチェック部とを有
し、正常デ−タのみをメモリ素子に書き込み、かつ正常
デ−タのみを基本制御部にリ−ドデ−タとして転送する
ことを特徴としている。また、（ロ）デ−タチェック部
で、チェック結果が異常となったときには、エラ−レジ
スタにエラ−情報をセットすると同時に、メモリ制御部
の制御により再度、デ−タをデ−タラッチ部に保持し
て、デ−タを再チェックすることも特徴としている。さ
らに、（ハ）メモリ制御部には、プログラマブルに設定
可能なエラ−カウントレジスタを備え、エラ−カウント
レジスタによりチェック結果が異常になった時の再試行
回数の限度を設定して、限度まで再試行を実行してもエ
ラ−情報がエラ−レジスタにセットされた場合には、メ
モリ制御部を介してエラ−情報を基本制御部に通知する
ことも特徴としている。

【０００５】

【作用】本発明においては、メモリ素子の外部にデ−タ
ラッチ部を設けて、基本制御部とデ−タ記憶部の間でデ
−タ送受信を行う場合に、そのデ−タラッチ部でデ−タ
の一時保持を行い、保持されたデ−タの妥当性をチェッ
クして、正常のときだけ有効デ−タとして扱う。異常時
には、デ−タラッチ部に再度デ−タを保持して、再度チ
ェックを行う。規定回数だけ再試行を実行しても、異常
状態が解消しないときには、エラ−レジスタにステ−タ
スをセットして基本制御部に通知する。ハ−ドウェアの
再試行により回復可能な障害を救済することができ、シ
ステムの信頼性を向上させることができる。

【０００６】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図５は、本発明が適用されるメモリ制御シス
テムの構成図である。パ−ソナルコンピュ−タ、ワ−ク
ステ−ション、および端末制御装置等の一般的なメモリ
制御システムでは、図５に示すように、デ−タを保存す
るメモリ素子の集合からなるデ−タ記憶部２と、そのデ
−タ記憶部２に記憶されたデ−タの読み書きの制御を行
う基本制御部１とから構成される。これらの基本制御部
１とデ−タ記憶部２は、独立して実装され、それぞれケ
−ブル、配線印刷パタ−ン等の接続線３で接続されてい
る。基本制御部１からの命令は、接続線３を介してデ−
タ記憶部２に伝達され、デ−タ記憶部２へのデ−タの書
き込み、あるいはデ−タ記憶部２からのデ−タの読み出
し動作を行う。また、書き込み／読み出し時のデ−タ
も、接続線３を介して行われる。

【０００７】図１および図２は、本発明の一実施例を示
す基本制御部とデ−タ記憶部の構成図およびその動作タ
イムチャ−トである。ここでは、デ−タ書き込み時の回
路構成が示されている。従って、デ−タ読み出し時の回
路構成は独立して設けられるが、兼用できるものもあ
る。図１において、１は基本制御部、２はデ−タ記憶部
である。基本制御部１には、プロセッサ１１とパリティ
ジェネレ−タ１２とデ−タバス３１、アドレスバス３
２、およびコントロ−ルバス３３とが設けられている。
また、４０はエラステ−タス信号、１３，４１はデ−
タ、４２はアドレス、４３はライトストロ−ブパルスの
各信号である。一方、デ−タ記憶部２には、メモリ制御
部２３とメモリ素子２４とライトパリティチェック部２
２とデ−タラッチ部２１とエラ−レジスタ２５とが設け
られている。なお、４５はラッチデ−タ、４７はパリテ
ィエラ−、４４はデ−タラッチパルス、４９はエラ−情
報、４８はＡＣＫ信号である。基本制御部１内のプロセ
ッサ１１から出力されたデ−タ１３は、パリティジェネ
レ−タ１２を通ることにより、パリティビットを付加し
たデ−タ４１となり、デ−タバス３１を介してデ−タ記
憶部２に送出される。また、プロセッサ１１からは、デ
−タ１３とともにデ−タ記憶部２の記憶位置を示すアド
レス信号４２と、書き込みサイクルを示すライトストロ
−ブパルス４３とが、それぞれアドレスバス３２とコン
トロ−ルバス３３を介してデ−タ記憶部２に送られる。

【０００８】図１におけるデ−タ記憶部２には、デ−タ
４１とアドレス信号４２とライトストロ−ブ信号４３が
入力される。アドレス信号４２とライトストロ−ブ信号
４３がメモリ制御部２３に入力することにより、メモリ
制御部２３はライトアクセスの開始を検出して、デ−タ
ラッチパルス４４を発生させる。このデ−タラッチパル
ス４４により、入力されたデ−タ４１をデ−タラッチ部
２１に一時ラッチした後、そのラッチデ−タ４５を次段
のライトパリティチェック部２２でパリティチェックを
行う。パリティチェックの結果が正常であれば、メモリ
制御部２３はアドレス信号４２により指示されているア
ドレスのメモリ素子２４に、ライト許可信号４６を出し
てラッチデ−タ４５を書き込む。そして、プロセッサ１
１に動作終了を示すＡＣＫ信号４８を送出し、基本制御
部１内のコントロ−ルバス３３を介してプロセッサ１１
に転送することにより、ライトサイクルを終了する。一
方、ライトパリティチェック部２２で、パリティエラ−
４７を検出した場合には、メモリ制御部２３は、再度デ
−タラッチパルス４４を発生し、デ−タラッチのリトラ
イを行う。ここで、パリティエラ−発生の要因が、デ−
タバス３１上の一時的要因によるものであれば、パリテ
ィエラ−４７は解消しているので、パリティチェックの
結果は正常となり、上記と同じようにメモリ素子２４に
ラッチデ−タ４５を書き込む。そして、ＡＣＫ信号４８
を送出することにより、ライトサイクルを終了する。リ
トライによりパリティチェックの結果、再度、パリティ
エラ−４７を検出した場合には、メモリ制御部２３によ
りエラ−情報４９をエラ−レジスタ２５にセットする。
そして、エラ−レジスタ２５からエラ−ステ−タス４０
を送出し、基本制御部１のコントロ−ルバス３３を介し
てプロセッサ１１に通知する。これにより、破壊された
デ−タをデ−タ記憶部２に記憶することはなくなる。

【０００９】図２では、左側が正常サイクルであり、右
側がリトライ挿入サイクルである。プロセッサ１１から
ライトアドレス信号４２とライトデ−タ４１とライトス
トロ−ブ（Ｌレベル）４３が送出される。ライトストロ
−ブ４３はＬレベルが送出され、デ−タ記憶部２からＡ
ＣＫ信号４８が返送されることによりＨレベルにリセッ
トされる。リトライ挿入サイクルの場合には、ＡＣＫ信
号４８が遅くなるため、ライトストロ−ブ４３のＬレベ
ルの期間が長くなる。デ−タ記憶部２では、アドレス信
号４２とライトストロ−ブ信号４３により、ライトデ−
タ４１をラッチするためのラッチパルス（Ｌレベル）４
４を送出して、デ−タ４１をデ−タラッチ部２１に一時
ラッチする。そして、ライトパリティチェック部２２で
パリティチェックを行うが、正常サイクルの場合にはパ
リティエラ−（Ｌレベル）４７は出ない。リトライ挿入
サイクルでは、パリティエラ−４７が出され、リトライ
動作でのパリティチェックで正常の場合にはＡＣＫ信号
４８が送出される。

【００１０】図３および図４は、本発明の一実施例を示
すメモリ制御システムのデ−タ読み出し時の回路構成図
およびその動作タイミングチャ−トである。図３におい
て、１，２，１１，３１，３２，３３２３，２４，２
５，４０は第１図の回路、信号と同一である。その他
に、新たに読み出し専用回路として、基本パリティチェ
ック部１４、バッファ部５３、ラッチ部５１およびリ−
ドパリティチェック部５２を設ける。なお、６１はリ−
ドストロ−ブ、６２はアドレス信号、６３は読み出し信
号、６４はデ−タ、６５はデ−タラッチパルス、６７は
リ−ドパリテイエラ−信号である。基本制御部１内のプ
ロセッサ１１から、デ−タ読み出しサイクルを示すリ−
ドストロ−ブ６１と、メモリ素子の位置を示すアドレス
信号６２が、それぞれコントロ−ルバス３３、アドレス
バス３２を介してデ−タ記憶部２へ送られる。デ−タ記
憶部２では、メモリ制御部２３によりアドレス信号６２
が指示する位置のメモリ素子２４に読み出し信号６３を
出して、メモリ素子２４からデ−タ６４を読み出す。同
時に、デ−タラッチパルス６５を発生させることにより
ラッチ部５１で一時ラッチを行い、そのラッチデ−タ６
５をリ−ドパリティチェック部５２でパリティチェック
を行う。パリティチェックの結果が正常であれば、メモ
リ制御部２３からバッファ部５３を介してラッチデ−タ
６５をデ−タバス３１にリ−ドデ−タ６６として送出
し、プロセッサ１１に動作終了を示すＡＣＫ信号４９を
送信する。さらに、リ−ドパリティチェック部５２によ
りパリティエラ−６７を検出した場合には、メモリ制御
部２３により、再度デ−タラッチパルス６５を発生さ
せ、デ−タラッチのリトライを行う。このリトライによ
りパリティエラ−６７が解消されたならば、上記と同じ
ようにラッチデ−タ６５をデ−タバス３１にリ−ドデ−
タ６６として送出する。さらに、リトライによりパリテ
ィエラ−４７を検出した場合には、メモリ制御部２３に
よりエラ−情報４９をエラ−レジスタ２５にセットし、
コントロ−ルバス３３を介してエラ−ステ−タス４０を
プロセッサ１１に通知する。

【００１１】図４のデ−タ読み出しのタイミングチャ−
トでは、左側に正常サイクルの場合、右側にリトライ挿
入サイクルの場合が示される。リ−ドアドレス信号６２
とリ−ドストロ−ブ６１がアドレスバス３２とコントロ
−ルバス３３を介して送出されると、メモリ制御部２３
がそのアドレスに読み出し信号を出すことによりメモリ
素子２４からデ−タを読み出し、リ−ドデ−タラッチパ
ルス６５をラッチ部５１に出して読み出したデ−タをラ
ッチさせる。リ−ドパリティチェック部５２によりエラ
−（Ｌレベルの信号）６７が検出された場合には、リト
ライのリ−ドデ−タラッチパルス６５が再度出されるの
で、リ−ドストロ−ブ６１のリセット時刻は遅くなる。
プロセッサ１１へ転送されるリ−ドデ−タ６６は、リト
ライにより成功した場合には、少し遅れて送出される。
そして、ＡＣＫ信号４８もリトライで成功したときに
は、少し遅れてプロセッサ１１に送出される。基本制御
部１では、基本パリティチェック部１４により送出され
たリ−ドデ−タ６６のパリティチェックを行い、正常の
場合にのみ有効なデ−タとして受け取り、演算等の処理
を行う。基本制御部１の基本パリティチェック部１４で
パリティエラ−を検出した場合には、リ−ドサイクルの
トリライや再書き込みを行う等のエラ−処理を実行す
る。これにより、デ−タバス上のノイズによるデ−タ破
壊は、基本パリティチェック部１４で検出することがで
き、また電池バックアップエリアの電圧低下によるデ−
タ破壊は、リ−ドパリティチェック５２により検出する
ことができるので、直ちにシステムダウンにせずに、再
試行等のエラ−処理を行うことができる。さらに、書き
込みおよび読み出し動作のとき、メモリ制御部２３にプ
ログラマブルに設定可能なリトライカウンタを備えるこ
とにより、パリティエラ−発生時のリトライ回数を任意
に設定することができる。例えば、リトライを２回まで
行って再度エラ−が発生したときには、リトライを中止
して、基本制御部１にエラ−ステ−タスの通知を行うよ
うにすることができる。また、実施例では、１バスト
（１ワ−ド）を書き込み、読み出しの最小単位としてい
るが、複数バイトのブロックに対してのデ−タチェッ
ク、リトライを実行することも可能である。

【００１２】このように、本発明においては、デ−タ書
き込み時には、基本制御部から送出されたデ−タをメモ
リ素子の直前で一時保持し、デ−タチェックを行った後
にメモリ素子に書き込むので、破壊されたデ−タをメモ
リ素子に書き込む心配はない。また、ノイズ等の要因で
一時的なデ−タ破壊が発生した場合には、メモリ制御部
によりデ−タ保持のリトライを行うことにより、有効な
デ−タを確認した後にメモリ素子に書き込むので、破壊
されたデ−タをメモリ素子に書き込むことがない。一
方、デ−タ読み出し時にも、メモリ素子から読み出され
た直後のデ−タを一時保持して、デ−タチェックを行
い、有効なデ−タのみをバスを介して基本制御部に送出
した後、さらにプロセッサの直前で再度デ−タチェック
を実行するので、電池バックアップエリアの電池電圧低
下による完全なデ−タ破壊や、デ−タバス上の一時的な
デ−タ破壊も検出することができる。また、エラ−情報
はエラ−ステ−タスとしてプロセッサに報告されるの
で、汎用ＯＳが制御している場合でも、エラ−発生後に
直ちにハ−ドウェアパニックになることがなく、リトラ
イ等のエラ−処理が可能である。

【００１３】

【発明の効果】以上説明したように、本発明によれば、
破壊されたデ−タをメモリ素子に書き込むことがなく、
かつノイズ等の原因で一時的なデ−タ破壊が生じたとき
にも、メモリ素子を制御するメモリ制御部によりリトラ
イ処理を行うので、有効デ−タを確認してからメモリ素
子に書き込むことができる。また、読み出しの場合に
も、メモリ素子から読み出された直後とプロセッサに入
力される直前の２回にわたってデ−タチェックを行うの
で、電池バックアップエリアの電池電圧低下によるデ−
タ破壊や、デ−タバス上の一時的なデ−タ破壊を検出す
ることができ、信頼性の高いメモリ制御が可能となる。
その結果、エラ−発生で直とにハ−ドウェアパニックに
なることはなく、リトライ処理等により救済される場合
が多くなる。

【００１４】

【図面の簡単な説明】

【図１】本発明の一実施例を示すメモリ制御システムの
デ−タ書き込み時の回路構成図である。

【図２】図１におけるデ−タ書き込み時のタイミングチ
ェ−トである。

【図３】本発明の一実施例を示すメモリ制御システムの
デ−タ読み出し時の回路構成図である。

【図４】図３におけるデ−タ読み出し時のタイミングチ
ャ−トである。

【図５】本発明が適用可能なパ−ソナルコンピュ−タ、
ワ−クステ−ションまたは端末制御装置等の一般的な基
本制御部とデ−タ記憶部の構成図である。

【符号の説明】

１ 基本制御部 ２ デ−タ記憶部 ３ 接続線 １１ プロセッサ １２ パリティジェネレ−タ １４ 基本パリティチェック部 ２１ ライトデ−タラッチ部 ２２ ライトパリティチェック部 ２３ メモリ制御部 ２４ メモリ素子 ２５ エラ−レジスタ ３１ デ−タバス ３２ アドレスバス ３３ コントロ−ルバス ５１ リ−ドデ−タラッチ部 ５２ リ−ドパリティチェック部 ５３ リ−ドデ−タバッファ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 正村 聡和 愛知県尾張旭市晴丘町池上１番地 株式会 社日立旭エレクトロニクス内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 デ−タを記憶するメモリ素子を有したデ
   −タ記憶部と該デ−タ記憶部を制御する基本制御部とを
   備えたメモリ制御システムにおいて、該デ−タ記憶部に
   は、該メモリ素子にデ−タを書き込む直前および該メモ
   リ素子からデ−タを読み出した直後に、該デ−タを一時
   保持するデ−タラッチ部と、該デ−タラッチ部にラッチ
   されたデ−タの妥当性をチェックするデ−タチェック部
   と、該デ−タチェック部からのチェック結果を記憶する
   エラ−レジスタと、上記デ−タラッチ部、デ−タチェッ
   ク部、およびエラ−レジスタを制御するメモリ制御部と
   を有し、該基本制御部には、書き込みデ−タに付加する
   ためのチェックビットを発生するチェックビット発生部
   と、読み出しデ−タを受け取る直前に、該リ−ドデ−タ
   妥当性をチェックする基本デ−タチェック部とを有し、
   正常デ−タのみを該メモリ素子に書き込み、かつ正常デ
   −タのみを該基本制御部にリ−ドデ−タとして転送する
   ことを特徴とするメモリ制御システム。
2. 【請求項２】 請求項１に記載のメモリ制御システムに
   おいて、上記デ−タチェック部で、チェック結果が異常
   となったときには、上記エラ−レジスタにエラ−情報を
   セットすると同時に、上記メモリ制御部の制御により再
   度、デ−タをデ−タラッチ部に保持して、該デ−タを再
   チェックすることを特徴とするメモリ制御システム。
3. 【請求項３】 請求項１または２に記載のメモリ制御シ
   ステムにおいて、上記メモリ制御部には、プログラマブ
   ルに設定可能なエラ−カウントレジスタを備え、該エラ
   −カウントレジスタによりチェック結果が異常になった
   時の再試行回数の限度を設定して、該限度まで再試行を
   実行してもエラ−情報がエラ−レジスタにセットされた
   場合には、該メモリ制御部を介して該エラ−情報を基本
   制御部に通知することを特徴とするメモリ制御システ
   ム。