JPS63188230A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は３バス方式の演鐸ユニット（ＡＬＩＪ＞を用い
て演算処理を行なう情報処理装置に関し、特にレジスタ
レベルアーキテクヂャのハードウェア構成の改良に関す
る。

（従来の技術） 近年、ＶＬＳＩ技術の進歩により、１デツプコンピユー
タでもパイプライン処理が行なわれ、演免処理レベルあ
るいは命令語処理レベルにおいての処理の高速化が種々
試みられている。

しかしながら、１チツプコンピユータにより所定の情報
処理を行なわせる情報処理装置を構成しようとする場合
には、レジスタファイルへのアクセスが競合する事態が
しばしば生じることになる。

例えば、この秤の情報処理装置に−３いては、アドレス
生成回路によりオペランドアドレスや分岐先アドレスを
生成するとき、インデックスレジスタやペースレジスタ
を参照したり、また、ＡＬＵのソースデ〜りとしてそれ
らのレジスタの値がファイルされたレジスタファイルを
読出したりする。

特に、３バス方式のＡＬＵを用いて演算処理を行なう情
報処理装置にあっては、２つのソースデータと、１つの
デスティネーションデータとが必要となるから、レジス
タファイルは１マシンサイクルにおいて４つのアクセス
が要求されることになる。

しかし、従来のように２ポートのレジスタファイルを用
いた場合には、そのうちの１ポートは、読み出しと書き
込みとに共用される。そのため、１マシンサイクルの舶
半が読み出し時間であり、その［が棗ぎ込み時間となる
から、レジスタファイルへのアクセスが上記のように競
合すると、マシンサイクルを短縮化することが困難にな
る。

また、先に２ポート読み出し、１ポート書き込み可能と
した３ポートレジスタフアイルを用いる構成が提案され
ている。しかし、この場合であってもアドレス生成のた
めのポートがレジスタファイルに無く、従って、アトレ
イ生成回路の専用にそのレジスタファイルのコピーを用
意しなければならなかった。

（発明が解決しようとする問題点） このように、従来の３バス構成の情報処理装置にあって
は、２ポー［・レジスタファイルを用いるとマシンサイ
クルを短縮化することが困テ１であった。また、３ポー
トレジスタファイルを用いてもレジスタファイルを重複
して持たなければならないため、レジスタレベルアーキ
テクチャのハードウェア構成が複雑になるという不具合
があった。

本発明は上記事情に鑑みてなされたものであり、その目
的は、競合するアクセスに対応することができ、■つレ
ジスタファイルのコピーが不要となる情報処理装置を提
供することにある。

［発明の構成］ （問題点を解決するための手段） 本発明は上記の目的を達成するため、３バス構成の情報
処理装置において、ソースデータを示１２つのレジスタ
値とアドレスデータを示す１つのレジスタ値とを順次取
込む３つの読み川し専用ポートと、マイクロ命令に同期
したタイミングでライトイネーブルされる毎に、ＡＬＵ
によるデスティネションデータを示す値を専用レジスタ
に書き込む１つの書き込み専用ポートとを猫えた４ポー
トレジスタフアイルと、この４ポートレジスタフアイル
に貯えられたアドレスデータを示すレジスタ値が順次取
り出される毎に、そのレジスタ値を順次デコードしてア
ドレスを生成するアドレス生成回路とを具備することを
特徴とする。

（作用） このように本発明にあっては、４ポートレジスタフアイ
ルが適用されているため、この４ポートレジスタフアイ
ルを、アドレス生成回路のアドレス生成用と、ＡＬＵの
演算処理用とに共用させて、それＢの処理を並列に実行
可能である。

（実施例） 第１図は本発爾が適用された情報処理装置の一実施例の
要部概要を示すブロック図である。

この一実施例にあっては、４ポートレジスタフアイル１
００のファイル内容に従って、アドレス生成回路２００
及び３バス方式のＡＬＵ３００における各処理が実行さ
れるように、４ポートレジスタ１００が構成される。

即ち、４ポートレジスタフアイル１００は、読み出し専
用ポートとして、Ｂポート１１．Ａボー１−２１．Ｃポ
ート３１を廂え、また書き込み専用ポートとしてＤポー
ト４１を備える。

そして、Ａポート２１からは、アドレスデータを示すレ
ジスタ番号が保持されるインデックスレジスタ２０のそ
のレジスタ番号を取り込み、Ｂ　；ｒ；−ト１１及びＣ
ポート３１からはそれぞれソースデータ、を示すレジス
タ番号が保持されるペースレジスタ１０及び同３０のそ
のレジスタ番号を取り込むものである。

また、Ｄポート４１によって、ＡＬＬＩ３００によるデ
スティネーションデータの内容をレジスタ４０に書込む
ものである。

一方、アドレス生成回路２００は、４ポートレジスタフ
アイル１００に貯えられたＡポートデータを読み出しデ
ータ１０１として順次取り込み、そのΔポートデータを
順次デコードしてアドレスを生成するものである。

また、ＡＬＵ３００は、４ポートレジスタファイル１０
０に貯えられたＣポートデータ及びＣポートデータがそ
れぞれ読み出しデータ１０２及び同１０３として対応す
るソースデータバス（ソースバスＡ）３０１及びソース
データバス（ソースバスＢ）３０２に読み出される毎に
、そのＣポートデータ及びＣポートデータに基づいて演
算処理を実行し、この演算処理により得られたデスティ
ネーションバス３００に送出するものである。

また、図中、１０４は４ポートレジスタファイル１００
内へののき込みデータ、１０５はライトイネーブル信゛
号を示している。

次に、この一実施例について、その動作を説明すると、
パイプライン処狸により先取りされた命令は、アドレス
生成回路２００にてデコードされる。その際、インデッ
クスレジスタの値が必要となる場合は、４ポートレジス
タフ？イル１００に貯えられたＡポートデータが読出し
データ１０１として取り出されると、アドレス生成回路
２００では、Ａポートデータの内容をデコードし、アド
レス計鋒を行なってアドレスを生成することになる。

そして、そのアドレス生成が行なわれる同じサイクル中
にあって既に演算スデージにある命令は、演客ンに必要
なりポートデータ及びＣポートデータが４ポートレジス
タファイル１００からそれぞれソースデータバス３０１
及び同３０２に読み出されたとき、ＡＬＵ３００におい
てそのＣポートデータ及びＣポートデータに基づいて演
粋される。

このときのレジスタ番号はペースレジスタ１０及び同３
０に保持され、この値として命令の所定のフィールド指
定された値が入る。

一方、４ポートレジスタファイル１００には、ライ１−
イネーブル信号が図示しない手段で命令をデコードした
タイミングで加わる。このタイミングでＡＬＵ３００の
デスティネーションデータがデスティネーションバス３
０３を介してｍき込みデータ１０４として４ポートレジ
スタファイル１００に加わる。

すると、４ポートレジスタファイル１００のＤポート４
１からデスティネーションデータを示ず値がレジスタ４
０に書き込まれる。このレジスタ４０の値は、２オペラ
ンド方式が適用されている場合に、レジスタ１０あるい
は同３０のいずれかと同じ値となる。

このように、４ポートレジスタファイル１００を用いて
アドレス生成回路２００及びＡＬＬＩ３００における各
処理を行なえば、アドレス生成回路２００専用に別途レ
ジスタファイルを設けなくて済み、また、１マシンサイ
クルの読み出し及び書き込みを並行して行なえるからマ
シンサイクルの短縮化を容易に行なえる。

［発明の効果］ 以上説明したように本発明が適用された情報処理装置で
あれば、４ポートレジスタフアイルのファイル内容に従
って、アドレス生成回路のアドレス生成が行なえるので
、別途にアドレス生成回路専用のレジスタファイルを設
けなくて済み、しかもマシンサイクルの短縮化を容易に
行なえるものである。

【図面の簡単な説明】

第１図は本発明が適用された情報処理装置の一実施例の
要部概要を示すブロック図である。 １００・・・４ポートレジスタフアイル２００・・・ア
ドレス生成回路

Claims (1)

【特許請求の範囲】
1. （１）３バス方式の演算ユニット（ＡＬＵ）を用いて演
   算処理を行なう情報処理装置において、ソースデータを
   示す２つのレジスタ値とアドレスデータを示す１つのレ
   ジスタ値とを順次取り込む３つの読み出し専用ポートと
   、マイクロ命令に同期したタイミングでライトイネーブ
   ルされる毎に、前記ＡＬＵによるデスティネーションデ
   ータを示す値を専用レジスタに書き込む１つの書き込み
   専用ポートとを備えた４ポートレジスタファイルと、 この４ポートレジスタファイルに貯えられたアドレスデ
   ータを示すレジスタ値が順次取り出される毎に、そのレ
   ジスタ値が示す内容を順次デコードしてアドレスを生成
   するアドレス生成回路と、を具備することを特徴とする
   情報処理装置。