JPS6317491A - アトリビユ−ト制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はキャラクタディスプレイ装置におけるアトリビ
ュート制御回路に関するものである。

（発明の背ｆｉ） 従来、キャラクタディスプレイ装置において、キャラク
タの表示に７トリビユートを付加して表示するものに第
２図に示すような７トリビユ一ト制御回路がある。ＪＳ
２図について説明するとキャラクタコーＶＲＡＭ１から
のコードデータによりキャラクタジェネレータ２からｎ
ビットのパラレルなキャラクタデータが出力される。ア
トリビュ−トＲＡ　Ｍ　３からのアトリビュートデータ
によりアトリビュートコントロール回路４でキャラクタ
データをコントロールし、シフトレジスタ５により例え
ばＣＲＴのビデオデータとして出力する。

したがってキャラクタジェネレータ２から出力されるｎ
ビットのキャラクタデータについてｎ個の７トリビユ一
トコントロール回路４が必要であり回路が大きくなると
いう欠点があった。

また、第３図に示すようにキャラクタジェネレータ２か
らのキャラクタデータを先にシフトレジスタ５でシリア
ル変換した後、アトリビュートコントロール回路４でフ
ントロールしたものがあるが、これはシフトレジスタ５
がらのデータをドツトクロックの間隔で７トリビユート
コントロール処理を行なわなければならない、すなわち
ドツトクロック間隔の時間より６７トリビエートコント
ロール処理の時間の方が長いので、図示のようにドツト
クロック間隔で処理できるように分割しなければならな
い、このためキャラクタデータを分割して処理するため
に図示のように分割する数（ｋ）だけ７トリビユ一トコ
ントロール回路４及びラッチ回路６が必要であるととも
に、分割する段数が大きくなると表示エリアのずれが人
間の目に見えるほど太き（なる欠点があった。

（発明の目的及び特徴） 本発明はこれらの欠点を除去するために発明されたもの
で、その目的とする処は簡単な回路により構成した７ト
リビ工−ト制御回路を提供することにある。

本発明はシフトレジスタによりシリアルデータに変換さ
れたデータはゼロかイチすなわち［０］か「１」のいず
れかであることに着目し、アトリビュートデータをキャ
ラクタデータの「０」と「１」の両方の場合に備えて加
工処理しておき、キャラクタデータの値に応じて加工処
理したアトリビュートデータを出力するように構成した
ことを特徴とする。

（発明の実施例） 次に本発明の構成を図面に示す一実施例について説明す
ると、第１図は本発明によるアトリビュート制御回路７
のブロック図を示し、図中同一符号は同−又は相当１分
を示す。

８はゼロ用アトリビ１−トコントローラ、９はイチ用ア
トリビュートコントローラである。ゼロ用アトリビュー
トコントローラ８１ｉ７１７ｔ’ニー）ＲＡＭａからの
７トリビエートデータをキャラクタデータが「０」の場
合の加工処理をして、ゼロ用アトリビュートデータとし
て出力しイチ用アトリビュートコントローラ９はキャラ
クタデータが「１」の場合の加工処理をしてイチ用アト
リビュートデータとして出力する。

加工処理されたゼロ及びイチ用アトリビュートデータは
７リツプ７０ツブ１０にラッチされ、キャラクタクロッ
クによってゼロ用アトリビュートコントローラ８がらの
ゼロ用アトリビュートデータは７リツプ７０ツブ１０の
出力端子ａがら、イチ用アトリビュートコントローラ９
がらのイチ用アトリビュートデータは７リツプ７０ツブ
１０の出力端子すから出力される。

１１はシフトレジスタ５がらのキャラクタデータが「０
」か「１」かを判別するインバータ、１２゜１３は出力
端子ａ、ｂからの７トリビエートデータをうけるアンド
デート、１４はオフデートであり、これらの論理デート
によりアトリビュートデータ選択回路１５を構成してい
る。１６はアトリビュートデータ選択回路１５がらのゼ
ロまたはイチ用アトリビュートデータをラッチする７リ
ツプ７０ツブであり、ドツトクロックにより例えばＣＲ
Ｔのビデオデータとして出力する。

尚、キャラクタコードＲＡＭＩ、アトリビュートＲＡＭ
３からデータが同時に出力される時点のタイミングを図
中でｔ、と表わし、シフトレジスタ５と７リツプ７０ツ
ブ１０の出力端子ａ、ｌ）からデータが出力される時点
のタイミングをｔ２と表わしである。したがってキャラ
クタクロックはドツトクロックの１キャラクタ分の周期
の同期信号であるので、【２の時点で同期している。

次に本発明の詳細な説明する。

キャラクタコードＲへＭ１からコードデータの出力によ
りキャラクタジェネレータ２から１１ビットのパラレル
なキャラクタデータが出力され、シフトレノスタ５によ
りシリアルなキャラクタデータ（以下５ＣＧＤＡＴＡと
称する）に変換され、ドツトクロックのタイミングで出
力される。

一方、アトリビュートＲＡＭ３からのアトリビュートデ
ータは、ゼロ用アトリビュートコントローラ８で５ＣＧ
ＤＡＴＡが「０］の場合の加工処理され、イチ用アトリ
ビュートコントローラ９で５ＣＧＤＡＴＡが「１」の場
合の加工処理されて、７リツプ７０ツブ１０にラッチさ
れ、出力端子ａ、ｂからキャラクタクロックによって出
力される。

ゼロ用アトリビュートコントローラ８からのゼロ用アト
リビュートデータは出力端子ａから７トリビユ一トデー
タ選択回路１５のアンドデート１２に入力され、イチ用
アトリビュートコントローラ９からのイチ用アトリビエ
ートデータは出力端子すからアンドデート１３に入力さ
れる。

タイミングのｔ２の時点において５ＣＧＤＡＴＡがｒＯ
Ｊの場合は、インバータ１１により７ンドデー　）　”
、２がイネーブルされて出力端子ａからゼロ用アトリビ
ュートデータがアンドデート１２、オアデート１４を介
して７リツプ７０ツブ１６に入力されてラッチされる。

５ＣＧＤＡＴＡが「１」の場合はアンドデート１３のみ
がイネーブルされて出力端子すからイチ用アトリビュー
トデータがアンドゲート１３、オアデート１４を介して
７リツププロツプ１６に入力されてラッチされる。

７リツプ７０ツブ１６にラッチされたゼロまたはイチ用
アトリビュートデータはドツトクロックにしたがってビ
デオデータとして出力される。

このようにゼロまたしイチ用アトリビュートデータは５
ＣＧＤＡＴＡの値に基づき、アトリビュートデータ選択
回路１５によって選択されて出力されるので、キャラク
タノエネレータ２から出力されるキャラクタデータのビ
ット数（ｎ）に拘わらず本発明を適用することができる
。

（発明の効果） 本発明によればシリアルに変換されたキャラクタデータ
の「０」、「１」の値に応じてアトリビュートデータを
選択して出力するようにしたので、極めて簡単な回路に
よりアトリビュート制御回路を構成することができる顕
著な効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図、
第３図は従来の説明図である。 １・・・キャラクタフードＲＡＭ ２・・・キャラクタノエネレータ ３・・・アトリビュートＲＡＭ ５・・・シフトレノスタ

Claims (1)

1. 【特許請求の範囲】 キャラクタコードＲＡＭと、 キャラクタコードＲＡＭからのコードデータにによって
   キャラクタデータを出力するキャラクタジェネレータと
   、 キャラクタジェネレータからのキャラクタデータをシリ
   アルなキャラクタデータに変換するシフトレジスタと、 アトリビュートＲＡＭと、 アトリビュートＲＡＭからのアトリビュートデータを受
   けて、シリアルなキャラクタデータの値が「０」の場合
   についてアトリビュートデータを加工処理するゼロ用ア
   トリビュートコントローラと、シリアルなキャラクタデ
   ータの値が「１」の場合についてアトリビュートデータ
   を加工処理するイチ用アトリビュートコントローラと、 シリアルなキャラクタデータの値が「０」のときゼロ用
   アトリビュートコントローラからのゼロ用アトリビュー
   トデータを選択し、シリアルなキャラクタデータの値が
   「１」のときイチ用アトリビュートコントローラからの
   イチ用アトリビュートデータを選択するアトリビュート
   データ選択回路と、を備えたことを特徴とするアトリビ
   ュート制御回路。