JPS63164713A - ショットキー電流モード論理回路 - Google Patents
ショットキー電流モード論理回路Info
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- JPS63164713A JPS63164713A JP62317302A JP31730287A JPS63164713A JP S63164713 A JPS63164713 A JP S63164713A JP 62317302 A JP62317302 A JP 62317302A JP 31730287 A JP31730287 A JP 31730287A JP S63164713 A JPS63164713 A JP S63164713A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は論理回路に関し、特に、電流モード論理を用い
るショットキー論理回路に関する。
るショットキー論理回路に関する。
(従来の技術)
従来技術の論理回路は、希望の特徴に応じて、何らかの
かね合いの上に成り立っている。例えば、ECL (エ
ミッタ結合型論理)回路は高速である。
かね合いの上に成り立っている。例えば、ECL (エ
ミッタ結合型論理)回路は高速である。
しかし、この型の回路には、基準電圧という形で提供さ
れるパラメータの精度及び安定性が高くなければならな
いので比較的に多数の構成要素を必要とするという欠点
がある。温度変化に基いて非常に特殊な態様で電圧源が
変化する必要があるので、この問題は複雑である。この
ECL回路は、比較的に大きな電力を必要とするもので
あって、普通は約4ボルト以上の供給を必要とする。一
方、STL (ショットキー・トランジスタ論理)型回
路の場合、ショットキー・ダイオード電圧が異なってい
ても電圧の振れは小さいのであるが、非常に低いRC3
)ランジスタを必要とするので、低電力用に限定され、
従って動作速度が制限される。
れるパラメータの精度及び安定性が高くなければならな
いので比較的に多数の構成要素を必要とするという欠点
がある。温度変化に基いて非常に特殊な態様で電圧源が
変化する必要があるので、この問題は複雑である。この
ECL回路は、比較的に大きな電力を必要とするもので
あって、普通は約4ボルト以上の供給を必要とする。一
方、STL (ショットキー・トランジスタ論理)型回
路の場合、ショットキー・ダイオード電圧が異なってい
ても電圧の振れは小さいのであるが、非常に低いRC3
)ランジスタを必要とするので、低電力用に限定され、
従って動作速度が制限される。
明らかに、より少い構成要素とより少い電力とを用いる
高速のECL回路を提供することは望ましいことであり
、また、電力の振れが小さいけれどもSTL型回路より
高い可能出力及び速度を有するECL回路を提供するこ
とは望ましいことである。
高速のECL回路を提供することは望ましいことであり
、また、電力の振れが小さいけれどもSTL型回路より
高い可能出力及び速度を有するECL回路を提供するこ
とは望ましいことである。
(発明の概要)
本発明は、単一の単純な回路に上記の望ましい性質を与
えると共に、STLよりゲート当たりの可能出力が大き
いという利点を有する新型式のECL回路を提供する。
えると共に、STLよりゲート当たりの可能出力が大き
いという利点を有する新型式のECL回路を提供する。
従って、種類の異なる2つのショットキー・ダイオード
を用いて電圧の振れとスレショルドとを設定することに
より速度を高めることができ、ECL回路より少ない構
成要素を使用する結果となる。電流源は不要であり、基
本回路における電圧基準は2つの素子、すなわちショッ
トキー・ダイオードと抵抗器と、のみを必要とするもの
である。
を用いて電圧の振れとスレショルドとを設定することに
より速度を高めることができ、ECL回路より少ない構
成要素を使用する結果となる。電流源は不要であり、基
本回路における電圧基準は2つの素子、すなわちショッ
トキー・ダイオードと抵抗器と、のみを必要とするもの
である。
簡単に言えば、本発明によると、EDL回路の電圧調整
器(これは抵抗比を利用するものであり、その値を半導
体回路形成時に制御することは困難である)は、トラン
ジスタのスレショルド電圧を設定する一連の異種のショ
ットキー・ダイオードと置換されるのであるが、その面
積を半導体製造時に制御することは非常に簡単である。
器(これは抵抗比を利用するものであり、その値を半導
体回路形成時に制御することは困難である)は、トラン
ジスタのスレショルド電圧を設定する一連の異種のショ
ットキー・ダイオードと置換されるのであるが、その面
積を半導体製造時に制御することは非常に簡単である。
電流が2倍に変化する毎にダイオードは約18mV変化
するだけであるから、ダイオード電圧比は非常に制御し
易い。従って、5mV及び10mVの増分でスレショル
ドを容易に設定することができ、これは、本明細書で説
明する処置である。
するだけであるから、ダイオード電圧比は非常に制御し
易い。従って、5mV及び10mVの増分でスレショル
ドを容易に設定することができ、これは、本明細書で説
明する処置である。
本発明の第1実施例においては、約300mVの順方向
電圧降下を有するチタン・タングステン(TiW)型シ
ョットキー・ダイオードを基準ダイオードとして抵抗器
と関連させて利用して基準電圧を設定すると共に、約6
00mVの順方向電圧を有するケイ化プラチナ型ショッ
トキー・ダイオードを用いてスレショルド電圧を設定し
ており、基準電圧は、基準ショットキー・ダイオードを
通る電流の量により設定され、この電圧は、電力源又は
電圧源の両極間の分圧回路の抵抗器の値によって決定さ
れる。この抵抗器の値が大幅に変化しても、基準ショッ
トキー・ダイオードの両端間の電圧は少し変化するだけ
であり、どの回路においても実質上一定で且つ安定した
基準電圧が維持されるので、この抵抗°値は重要ではな
い。基準ダイオードを、その順方向に用いるので、電圧
基準源は低インピーダンスでもある。また、第1図の抵
抗器R3は、従来技術のECL回路においてトランジス
タのゲートを駆動するために必要であっ゛た電流源に代
るものである。基準ショットキー・ダイオードDRにお
ける電流密度に対するショットキー・ケイ化プラチナ・
ダイオードDI、D2における電流密度の比を装置製造
時に調節してスレショルド・レベルを調節することがで
きる。
電圧降下を有するチタン・タングステン(TiW)型シ
ョットキー・ダイオードを基準ダイオードとして抵抗器
と関連させて利用して基準電圧を設定すると共に、約6
00mVの順方向電圧を有するケイ化プラチナ型ショッ
トキー・ダイオードを用いてスレショルド電圧を設定し
ており、基準電圧は、基準ショットキー・ダイオードを
通る電流の量により設定され、この電圧は、電力源又は
電圧源の両極間の分圧回路の抵抗器の値によって決定さ
れる。この抵抗器の値が大幅に変化しても、基準ショッ
トキー・ダイオードの両端間の電圧は少し変化するだけ
であり、どの回路においても実質上一定で且つ安定した
基準電圧が維持されるので、この抵抗°値は重要ではな
い。基準ダイオードを、その順方向に用いるので、電圧
基準源は低インピーダンスでもある。また、第1図の抵
抗器R3は、従来技術のECL回路においてトランジス
タのゲートを駆動するために必要であっ゛た電流源に代
るものである。基準ショットキー・ダイオードDRにお
ける電流密度に対するショットキー・ケイ化プラチナ・
ダイオードDI、D2における電流密度の比を装置製造
時に調節してスレショルド・レベルを調節することがで
きる。
本発明の第2実施例においては、回路の積重ねに対応す
るため、高論理レベルから低論理レベルへの転換に適応
するように第1実施例の回路が修正されている。この事
は、ダイオードDPIで追加のダイオード電圧降下を電
力源に付加すると共に追加のトランジスタをQNのベー
ス回路に付加することによって達成されており、そのベ
ースは抵抗器を通してVccに接続されており、エミッ
タは抵抗器を通してグランドに接続されている。
るため、高論理レベルから低論理レベルへの転換に適応
するように第1実施例の回路が修正されている。この事
は、ダイオードDPIで追加のダイオード電圧降下を電
力源に付加すると共に追加のトランジスタをQNのベー
ス回路に付加することによって達成されており、そのベ
ースは抵抗器を通してVccに接続されており、エミッ
タは抵抗器を通してグランドに接続されている。
本発明の第3実施例においては、第1実施例の基本回路
を用いるAND/NAND回路が示され、この場合、第
1実施例のトランジスタ対の下に追加のトランジスタ・
レベルが重ねられる。トランジスタの各レベルに追加の
ダイオード・レベル電圧降下を与えるため、適当なダイ
オードDRIが電力源に設けられている。
を用いるAND/NAND回路が示され、この場合、第
1実施例のトランジスタ対の下に追加のトランジスタ・
レベルが重ねられる。トランジスタの各レベルに追加の
ダイオード・レベル電圧降下を与えるため、適当なダイ
オードDRIが電力源に設けられている。
本発明の第4実施例においては、第1図の実施例のダイ
オードDRの両極間に分圧回路が設けられ、トランジス
タQRのベース駆動信号はこの分圧器から取出される。
オードDRの両極間に分圧回路が設けられ、トランジス
タQRのベース駆動信号はこの分圧器から取出される。
このようにすると、ダイオードDRの両極間の電圧は一
定であるから、トランジスタQRを完全にオフにして、
その不完全なオン状態の発生を防止する同トランジスタ
のベース駆動電圧は固定されている。
定であるから、トランジスタQRを完全にオフにして、
その不完全なオン状態の発生を防止する同トランジスタ
のベース駆動電圧は固定されている。
(実施例)
第1図はOR/NoR論理回路の形の、本発明の第1実
施例の回路図である。この回路は分圧回路を含んでおり
、この分圧回路は、負電圧1−Vccと基準電圧(グラ
ンド)との間に直列に接続された、約300mVの順方
向電圧降下を有するチタン・タングステン・ショットキ
ー・ダイオードDRと、抵抗器RRとから成っている。
施例の回路図である。この回路は分圧回路を含んでおり
、この分圧回路は、負電圧1−Vccと基準電圧(グラ
ンド)との間に直列に接続された、約300mVの順方
向電圧降下を有するチタン・タングステン・ショットキ
ー・ダイオードDRと、抵抗器RRとから成っている。
ダイオードDRと抵抗器RRの接合部は基準NPN )
ランジスタQRのベースに接続されており、そのエミッ
タは、抵抗器R3を通して電圧源−Vccに接続されて
いる。抵抗器R2とケイ化プラチナ・ショットキー・ダ
イオードD2とは、グランドと、トランジスタQRのコ
レクタとの間に並列に接続されている。
ランジスタQRのベースに接続されており、そのエミッ
タは、抵抗器R3を通して電圧源−Vccに接続されて
いる。抵抗器R2とケイ化プラチナ・ショットキー・ダ
イオードD2とは、グランドと、トランジスタQRのコ
レクタとの間に並列に接続されている。
複数のNPNI−ランジスタQ1〜QNが並列に接続さ
れており、その各々のエミッタは、抵抗器R3を通して
電圧源−Vccに接続され、その各々のコレクタは、シ
ョットキー・ケイ化プラチナ・ダイオードDlと抵抗器
R1とから成る並列回路を通してグランドに接続されて
いる。ダイオードD1、D2の順方向電圧降下は約60
(JmVである。同じ型のダイオードを使用し、その電
流密度を調節することにより、電圧の振れを非常に小さ
くすることができる。これにより、トランジスタQ1〜
ONのベースにおける電圧の振れは約600mVとなり
、これは低速ではあるが大きなノイズ免疫性を与える。
れており、その各々のエミッタは、抵抗器R3を通して
電圧源−Vccに接続され、その各々のコレクタは、シ
ョットキー・ケイ化プラチナ・ダイオードDlと抵抗器
R1とから成る並列回路を通してグランドに接続されて
いる。ダイオードD1、D2の順方向電圧降下は約60
(JmVである。同じ型のダイオードを使用し、その電
流密度を調節することにより、電圧の振れを非常に小さ
くすることができる。これにより、トランジスタQ1〜
ONのベースにおける電圧の振れは約600mVとなり
、これは低速ではあるが大きなノイズ免疫性を与える。
トランジスタQ1〜QNのベースはA−・Nと記されて
いる。NOR出力はトランジスタQNのコレクタから取
出され、OR出力はトランジスタQRのコレクタから取
り出される。
いる。NOR出力はトランジスタQNのコレクタから取
出され、OR出力はトランジスタQRのコレクタから取
り出される。
入力A−Nのスレショルドは、ダイオードDRとトラン
ジスタQRの電圧降下によって設定される。ゲートの出
力電圧の振れは、上述した如きダイオードDRに対応す
るダイオードD1、D2の電流密度により、又は、ダイ
オードDRの電圧降下が出力の電圧を振れより小さけれ
ば抵抗比R1:R3又はR2:R3及びVccにより、
設定され、ゲートはOR/NOR機能を実行する。ダイ
オードD1、D2の電圧降下は、ダイオードDRの電圧
降下とは2:1の割合で、はるかに大きくなるように設
計されている。
ジスタQRの電圧降下によって設定される。ゲートの出
力電圧の振れは、上述した如きダイオードDRに対応す
るダイオードD1、D2の電流密度により、又は、ダイ
オードDRの電圧降下が出力の電圧を振れより小さけれ
ば抵抗比R1:R3又はR2:R3及びVccにより、
設定され、ゲートはOR/NOR機能を実行する。ダイ
オードD1、D2の電圧降下は、ダイオードDRの電圧
降下とは2:1の割合で、はるかに大きくなるように設
計されている。
従って、トランジスタQA−QN(Nを仮定する)の1
つの入力が高レベル(約OV)になって当該トランジス
タが導通すると、ダイオードp1と抵抗R1の両方が導
通しく抵抗器R1O値は、成る程度の電流を強制的にダ
イオードDiに流すのに充分な程度に大きいと仮定する
)、抵抗器R1にかかる電圧は、ダイオードD1におけ
る電圧降下にクランプされる。これにより、抵抗器R1
とR3の値の比は重要でなくなるが、これはECL論理
回路の場合とは異なる。従って、抵抗器R3を通る電流
は全てトランジスタQNを通して流れて来ており、トラ
ンジスタQRはベース−エミッタ間電圧降下が約0.5
Vであるので、オフ状態である。これにより、トラン
ジスタQRのコレクタの電圧が約OvとなってOR出力
に論理高レベルを供給すると共にトランジスタQNのコ
レクタ、すなわちNOR出力に論理低レベル(約−〇、
6V)を供給する。
つの入力が高レベル(約OV)になって当該トランジス
タが導通すると、ダイオードp1と抵抗R1の両方が導
通しく抵抗器R1O値は、成る程度の電流を強制的にダ
イオードDiに流すのに充分な程度に大きいと仮定する
)、抵抗器R1にかかる電圧は、ダイオードD1におけ
る電圧降下にクランプされる。これにより、抵抗器R1
とR3の値の比は重要でなくなるが、これはECL論理
回路の場合とは異なる。従って、抵抗器R3を通る電流
は全てトランジスタQNを通して流れて来ており、トラ
ンジスタQRはベース−エミッタ間電圧降下が約0.5
Vであるので、オフ状態である。これにより、トラン
ジスタQRのコレクタの電圧が約OvとなってOR出力
に論理高レベルを供給すると共にトランジスタQNのコ
レクタ、すなわちNOR出力に論理低レベル(約−〇、
6V)を供給する。
ここで、入力A−Nが低いと仮定すると、トランジスタ
Q1〜QNのベースは低く、そのコレクタは不導通状態
である。ECLは基準電圧の周囲で振れるものであり、
その基準電圧はダイオードDRにより設定されるので、
基準レベルは、ダイオードDROカソードにおける約−
0,3vであり、人力における低レベルは約−0,6v
であり、入力における高レベルは約O■である。入力が
−0,6Vであれば、抵抗器R3にかかる電圧は可能な
限りに高くなり゛、トランジスタQRは導通して抵抗器
R3を引上げる。トランジスタQRは、トランジスタQ
1〜QNより大量の電流を抵抗器R3を通して流すこと
ができるので、トランジスタQ1〜QNはオフ状態とな
る。従って、トランジスタQ1〜QNのコレクタは不導
通状態であり、高レベル信号をNORゲート出力に供給
し、抵抗器R1はNOR出力をOV(グランド)に引上
げる。OR出力は、オン状態となっているトランジスタ
QRのコネクタに接続されている。このオン状態は、N
OR出力を一〇、6Vの低レベルにするダイオードD2
によってクランプされる。これは如何なる抵抗比とも無
関係である。この回路の主な関心事はダイオードD1、
D2における電位差であり、この差は、トランジスタQ
Rの、従ってトランジスタQ1〜QNの、スレショルド
を設定しなければならない。抵抗器R3が、順方向バイ
アス・ダイオードD2に充分な電流を引込むように充分
低い値であるということも必要であり、そのためには、
抵抗器R2が充分な電流を順方向バイアス・ダイオード
D2に引込む必要がある。
Q1〜QNのベースは低く、そのコレクタは不導通状態
である。ECLは基準電圧の周囲で振れるものであり、
その基準電圧はダイオードDRにより設定されるので、
基準レベルは、ダイオードDROカソードにおける約−
0,3vであり、人力における低レベルは約−0,6v
であり、入力における高レベルは約O■である。入力が
−0,6Vであれば、抵抗器R3にかかる電圧は可能な
限りに高くなり゛、トランジスタQRは導通して抵抗器
R3を引上げる。トランジスタQRは、トランジスタQ
1〜QNより大量の電流を抵抗器R3を通して流すこと
ができるので、トランジスタQ1〜QNはオフ状態とな
る。従って、トランジスタQ1〜QNのコレクタは不導
通状態であり、高レベル信号をNORゲート出力に供給
し、抵抗器R1はNOR出力をOV(グランド)に引上
げる。OR出力は、オン状態となっているトランジスタ
QRのコネクタに接続されている。このオン状態は、N
OR出力を一〇、6Vの低レベルにするダイオードD2
によってクランプされる。これは如何なる抵抗比とも無
関係である。この回路の主な関心事はダイオードD1、
D2における電位差であり、この差は、トランジスタQ
Rの、従ってトランジスタQ1〜QNの、スレショルド
を設定しなければならない。抵抗器R3が、順方向バイ
アス・ダイオードD2に充分な電流を引込むように充分
低い値であるということも必要であり、そのためには、
抵抗器R2が充分な電流を順方向バイアス・ダイオード
D2に引込む必要がある。
上述した第1図の回路は、抵抗器R1、R2を除去して
も満足に作動するものであることが判ったが、その場合
、電圧の振れは600mVレンジから約100mVレン
ジに減少する。これにより、動作速度が上昇する。これ
らの実施例の各々における重要な特徴は、従来技術の場
合のように抵抗比とエミッタ化とバンド・ギャップ・レ
ギュレータとによってではなく、ダイオードによってス
レショルドが設定されることである。それ故、スレショ
ルド電圧を極めて良好に制御することができる。
も満足に作動するものであることが判ったが、その場合
、電圧の振れは600mVレンジから約100mVレン
ジに減少する。これにより、動作速度が上昇する。これ
らの実施例の各々における重要な特徴は、従来技術の場
合のように抵抗比とエミッタ化とバンド・ギャップ・レ
ギュレータとによってではなく、ダイオードによってス
レショルドが設定されることである。それ故、スレショ
ルド電圧を極めて良好に制御することができる。
ここで第2図を参照すると、高論理レベルから低論理レ
ベルへの転換にバッファを用いる例が示されている。積
重ね出カバソファ及びバッファ付き出力ドライバについ
ては、論理レベルをシフトさせることができる。この回
路は、ダイオードDR1抵抗器RB、RB1、及びトラ
ンジスタQBが付加されていると共に、トランジスタQ
1(図示せず)〜QNSQRのベースの電圧レベルがダ
イオードDPIにより0.8Vだけ下げられている点を
除いて、第1図の回路と同じである。従って、ダイオー
ドDPIは、高レベル基準電圧すなわち1ダイオード電
圧降下の方式から低レベル基準電圧すなわち2ダイオ一
ド電圧降下方式へ転換するために付加されたものである
。抵抗器RBとトランジスタQBのベースとを先のゲー
トNOR又はORの出力に接続することもできる。抵抗
器RB、トランジスタQB及び抵抗器RBIは、大電流
バッファを形成する。抵抗器RBは、前段の出力抵抗器
(第1図における抵抗器R1、又はR2)であることが
できるので、必要ではない。トランジスタQBのエミッ
タにおける電圧は、通常の出力の振れよりI Vbeだ
け低いので、トランジスタQRのゲートのスレショルド
をl Vbeだけ下げなければならない。ダイオードD
RIはこの働きをするものである。従って第2図のゲー
トは論理レベルを、緩衝されたレベルから通常レベルへ
移すものである。・ 第3図は、上記の原理を用いたA N D /NAN(
)回路を示す。この回路は、ダイオードDI、D2及び
抵抗器R1、R2を伴なったトランジスタQ1、QRを
含んでおり、これらは第1図の実施例のそれと同じであ
る。第1図実施例のそれと同様に働くダイオードDR及
び抵抗器RRも示されている。
ベルへの転換にバッファを用いる例が示されている。積
重ね出カバソファ及びバッファ付き出力ドライバについ
ては、論理レベルをシフトさせることができる。この回
路は、ダイオードDR1抵抗器RB、RB1、及びトラ
ンジスタQBが付加されていると共に、トランジスタQ
1(図示せず)〜QNSQRのベースの電圧レベルがダ
イオードDPIにより0.8Vだけ下げられている点を
除いて、第1図の回路と同じである。従って、ダイオー
ドDPIは、高レベル基準電圧すなわち1ダイオード電
圧降下の方式から低レベル基準電圧すなわち2ダイオ一
ド電圧降下方式へ転換するために付加されたものである
。抵抗器RBとトランジスタQBのベースとを先のゲー
トNOR又はORの出力に接続することもできる。抵抗
器RB、トランジスタQB及び抵抗器RBIは、大電流
バッファを形成する。抵抗器RBは、前段の出力抵抗器
(第1図における抵抗器R1、又はR2)であることが
できるので、必要ではない。トランジスタQBのエミッ
タにおける電圧は、通常の出力の振れよりI Vbeだ
け低いので、トランジスタQRのゲートのスレショルド
をl Vbeだけ下げなければならない。ダイオードD
RIはこの働きをするものである。従って第2図のゲー
トは論理レベルを、緩衝されたレベルから通常レベルへ
移すものである。・ 第3図は、上記の原理を用いたA N D /NAN(
)回路を示す。この回路は、ダイオードDI、D2及び
抵抗器R1、R2を伴なったトランジスタQ1、QRを
含んでおり、これらは第1図の実施例のそれと同じであ
る。第1図実施例のそれと同様に働くダイオードDR及
び抵抗器RRも示されている。
AND機能の実現のために付加されているのは、トラン
ジスタQISQRのエミッタと抵抗器R3を通して電源
−Vccとの間に接続されたトランジスタQ2と;ダイ
オードD2のカソードと抵抗器R3との間に接続された
トランジスタQRIと;ダイオードDR及び抵抗器RR
と直列で、トランジスタQRIにスレショルドを与える
ケイ化プラチナ・ダイオードDRIとである。一方のゲ
ートがオンで他方のゲートがオフである時にゲートの飽
和を防止するために、トランジスタQ 2 、QRIか
ら成るBレベルは、典型的にはトランジスタQ及びQR
よりI Vbeだけ低いスレショルドを有しており、こ
れは、ダイオードDPIの付加により得られている。Y
及びYから取出される出力は、それぞれAND/NAN
D機能を提供する。このようなダイオードとトランジス
タの組を第3図に示した態様で更に積重ねて、追加の論
理レベルを設けることができる。積重ねの量は、Vcc
O値と、トランジスタの破壊電圧とにより限定される。
ジスタQISQRのエミッタと抵抗器R3を通して電源
−Vccとの間に接続されたトランジスタQ2と;ダイ
オードD2のカソードと抵抗器R3との間に接続された
トランジスタQRIと;ダイオードDR及び抵抗器RR
と直列で、トランジスタQRIにスレショルドを与える
ケイ化プラチナ・ダイオードDRIとである。一方のゲ
ートがオンで他方のゲートがオフである時にゲートの飽
和を防止するために、トランジスタQ 2 、QRIか
ら成るBレベルは、典型的にはトランジスタQ及びQR
よりI Vbeだけ低いスレショルドを有しており、こ
れは、ダイオードDPIの付加により得られている。Y
及びYから取出される出力は、それぞれAND/NAN
D機能を提供する。このようなダイオードとトランジス
タの組を第3図に示した態様で更に積重ねて、追加の論
理レベルを設けることができる。積重ねの量は、Vcc
O値と、トランジスタの破壊電圧とにより限定される。
作動中、第3図の両方の入力A、Bが高ければ、入力A
はOVであり、入力Bは−0,8Vである。
はOVであり、入力Bは−0,8Vである。
これにより、トランジスタQ1、Q2は導通し、Y出力
は低くなる。トランジスタQRのベースは−0,3Vで
あり、そのベース・エミッタ接合は順方向にバイアスさ
れていないので、このトランジスタはオフである。従っ
てトランジスタQ1が導通する。入力Bは−0,8Vで
あり、トランジスタQRIのベースは−1,1vである
から、トランジスタQRIは、導通ずるのに充分な程度
のベース・エミッタ間電圧を持っていない。従って、ト
ランジスタQ1、Q2は導通し、そのコレクタを通して
電流が流れる。この電流が、トランジスタQ1のコレク
タに接続した抵抗器を順方向にバイアスするのに充分な
大きさであれば、そのコレクタに接続したダイオードD
1は順方向にバイアスして約−0,6Vの電圧にVをク
ランプする。
は低くなる。トランジスタQRのベースは−0,3Vで
あり、そのベース・エミッタ接合は順方向にバイアスさ
れていないので、このトランジスタはオフである。従っ
てトランジスタQ1が導通する。入力Bは−0,8Vで
あり、トランジスタQRIのベースは−1,1vである
から、トランジスタQRIは、導通ずるのに充分な程度
のベース・エミッタ間電圧を持っていない。従って、ト
ランジスタQ1、Q2は導通し、そのコレクタを通して
電流が流れる。この電流が、トランジスタQ1のコレク
タに接続した抵抗器を順方向にバイアスするのに充分な
大きさであれば、そのコレクタに接続したダイオードD
1は順方向にバイアスして約−0,6Vの電圧にVをク
ランプする。
入力Aが低く (−0,6V) 、入力Bが高(−0
,8■)ければ、トランジスタQ1はオフでトランジス
タQRはトランジスタQ2を通して導通する。
,8■)ければ、トランジスタQ1はオフでトランジス
タQRはトランジスタQ2を通して導通する。
この時、トランジスタQRのコレクタは−0,6Vにク
ランプされる。
ランプされる。
若しB入力が低(−1,4V)ければ、トランジスタQ
2はオフになる。従って、入力Aの状態とは無関係に、
トランジスタQ2には電流は流れない。従って、電流は
トランジスタQRIを通して流れなければならず、トラ
ンジスタQRのコレクタに接続されたダイオードD2に
より同トランジスタのコレクタを−0,6Vにクランプ
する。従って、ANDゲートの出力(Y出力)は低い。
2はオフになる。従って、入力Aの状態とは無関係に、
トランジスタQ2には電流は流れない。従って、電流は
トランジスタQRIを通して流れなければならず、トラ
ンジスタQRのコレクタに接続されたダイオードD2に
より同トランジスタのコレクタを−0,6Vにクランプ
する。従って、ANDゲートの出力(Y出力)は低い。
第4図に示されている本発明の第4実施例は、例えば第
1図のダイオードD1、D2、DRの全てが同じ材料で
ある場合に生じる問題が克服するものである。その問題
とは、すなわち、第1図の回路において上記のダイオー
ドが同一である場合には、トランジスタQlがオンにな
ると共にトランジスタQRがオフになるべき時にトラン
ジスタQlが完全にはオンにならず且つトランジスタQ
Rが完全にはオフにならないという難事がしばしば起る
とういう問題である。この問題を解決するために、直列
抵抗RA、RBから成る分圧回路がダイオードDRの両
端間に配置されており、トランジスタQRは、そのベー
ス電圧を、抵抗器RA、RBを結ぶ分圧回路接続点から
受取る。ダイオードDRの両端間の電圧は一定であり、
抵抗器RBに対するRAO比を一定にすることができる
ので、トランジスタQRのベースへの駆動電流を調節し
て、トランジスタがどの程度オフになり難いか測定する
ことができる。
1図のダイオードD1、D2、DRの全てが同じ材料で
ある場合に生じる問題が克服するものである。その問題
とは、すなわち、第1図の回路において上記のダイオー
ドが同一である場合には、トランジスタQlがオンにな
ると共にトランジスタQRがオフになるべき時にトラン
ジスタQlが完全にはオンにならず且つトランジスタQ
Rが完全にはオフにならないという難事がしばしば起る
とういう問題である。この問題を解決するために、直列
抵抗RA、RBから成る分圧回路がダイオードDRの両
端間に配置されており、トランジスタQRは、そのベー
ス電圧を、抵抗器RA、RBを結ぶ分圧回路接続点から
受取る。ダイオードDRの両端間の電圧は一定であり、
抵抗器RBに対するRAO比を一定にすることができる
ので、トランジスタQRのベースへの駆動電流を調節し
て、トランジスタがどの程度オフになり難いか測定する
ことができる。
以上から判るように、従来技術のECL回路に比べて比
較的に少数の構成要素を有し・ショットキー・ダイオー
ド及び抵抗器から成る単純なバイアス印加回路網で作動
し、しかも従来技術のSTL回路と略々間等の速度を有
する単純な回路が提供されている。
較的に少数の構成要素を有し・ショットキー・ダイオー
ド及び抵抗器から成る単純なバイアス印加回路網で作動
し、しかも従来技術のSTL回路と略々間等の速度を有
する単純な回路が提供されている。
特定の好適な実施例に関して本発明の説明をしたが、当
業者は多様な変形や修正に容易に想到することであろう
。従って、特許請求の範囲の欄の記載内容は、従来技術
に鑑みてその全ての変形や修正を含むように、できるだ
け広く解釈されるべきである。
業者は多様な変形や修正に容易に想到することであろう
。従って、特許請求の範囲の欄の記載内容は、従来技術
に鑑みてその全ての変形や修正を含むように、できるだ
け広く解釈されるべきである。
以上の記載に関連して以下の各項を開示する。
(1) ta) 電子収集電極と、制御電極と、共通
電子放出電極とを有する第1及び第2の半導体装置と、
(bl 前記電子放出電極に接続された電圧源と、(
C) 前記電子収集電極に接続された基準電圧源と、 (dl ショットキー・ダイオードと、これと直列の
第1抵抗器とを含み、前記電圧源と前記基準電圧源との
間に接続されたスレショルド電圧設定手段とから成って
おり、前記ショットキー・ダイオードと前記第1抵抗器
との接合点は前記第1半導体装置の前記制御電極に接続
されていることを特徴とする論理回路。
電子放出電極とを有する第1及び第2の半導体装置と、
(bl 前記電子放出電極に接続された電圧源と、(
C) 前記電子収集電極に接続された基準電圧源と、 (dl ショットキー・ダイオードと、これと直列の
第1抵抗器とを含み、前記電圧源と前記基準電圧源との
間に接続されたスレショルド電圧設定手段とから成って
おり、前記ショットキー・ダイオードと前記第1抵抗器
との接合点は前記第1半導体装置の前記制御電極に接続
されていることを特徴とする論理回路。
(2)前記共通電子放出電極と前記電圧源との間に接続
された第2抵抗器を含む前記(1)項記載の論理回路。
された第2抵抗器を含む前記(1)項記載の論理回路。
(3)前記基準電圧源と、前記電子収集電極の1つとの
間に接続された、並列接続された第2ダイオードと第3
抵抗器との組合せを更に含み、前記第2ダイオードは、
前記第3抵抗器にかかる最大電圧を設定する前記第(1
1項記載の論理回路。
間に接続された、並列接続された第2ダイオードと第3
抵抗器との組合せを更に含み、前記第2ダイオードは、
前記第3抵抗器にかかる最大電圧を設定する前記第(1
1項記載の論理回路。
(4)前記基準電圧源と、前記電子収集電極の1つとの
間に接続された、並列接続された第2ダイオードと第3
抵抗器との組合せを更に含み、前記第2ダイオードは、
前記第3抵抗器にかかる最大電圧を設定する前記第(2
)項記載の論理回路。
間に接続された、並列接続された第2ダイオードと第3
抵抗器との組合せを更に含み、前記第2ダイオードは、
前記第3抵抗器にかかる最大電圧を設定する前記第(2
)項記載の論理回路。
(5)前記第2ダイオードはケイ化プラチナから成る前
記第(3)項記載の論理回路。
記第(3)項記載の論理回路。
(6)前記第2ダイオードはケイ化プラチナから成る前
記第(4)項記載の論理回路。
記第(4)項記載の論理回路。
(7)前記半導体装置はNPN I−ランジスタであり
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第(11項記載の論理回路。
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第(11項記載の論理回路。
(8)前記半導体装置はNPN)ランジスタであり・前
記電圧源は、前記基準電圧源に対して負電圧源である前
記第(2)項記載の論理回路。
記電圧源は、前記基準電圧源に対して負電圧源である前
記第(2)項記載の論理回路。
(9)前記半導体装置はNPN)ランジスタであり、前
記電圧源は、前記基準電圧源に対して負電圧源である前
記第(3)項記載の論理回路。
記電圧源は、前記基準電圧源に対して負電圧源である前
記第(3)項記載の論理回路。
(10)前記半導体装置はNPNI−ランジスタであり
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第(4)項記載の論理回路。
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第(4)項記載の論理回路。
(11)前記半導体装置はNPN トランジスタであり
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第(5)項記載の論理回路。
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第(5)項記載の論理回路。
(12) 前記半導体装置はNPN )ランジスタで
あり、前記電圧源は、前記基準電圧源に対して負電圧源
である前記第(6)項記載の論理回路。
あり、前記電圧源は、前記基準電圧源に対して負電圧源
である前記第(6)項記載の論理回路。
(13)前記ショットキー・ダイオードと前記第1抵抗
器との間に接続された他のダイオードと、前記第1抵抗
器と前記他のダイオードとの接合点は前記第1半導体装
置の制御電極に接続されているという事と、前記第2半
導体装置の前記制御電極に接続された電子放出電極を有
する第3半導体装置と、前記電圧源と前記第2半導体装
置の前記制御電極との間に接続された抵抗器と、前記第
3半導体装置の制御電極と前記基準電圧源との間に接続
された抵抗器と、前記第3半導体装置の前記電子収集電
極は前記基準電圧源に接続されている事と、を更に含む
前記第(4)項記載の論理回路。
器との間に接続された他のダイオードと、前記第1抵抗
器と前記他のダイオードとの接合点は前記第1半導体装
置の制御電極に接続されているという事と、前記第2半
導体装置の前記制御電極に接続された電子放出電極を有
する第3半導体装置と、前記電圧源と前記第2半導体装
置の前記制御電極との間に接続された抵抗器と、前記第
3半導体装置の制御電極と前記基準電圧源との間に接続
された抵抗器と、前記第3半導体装置の前記電子収集電
極は前記基準電圧源に接続されている事と、を更に含む
前記第(4)項記載の論理回路。
(14) 前記ショットキー・ダイオードと前記第1
抵抗器との間に接続された他のダイオードと、前記第1
抵抗器と前記他のダイオードとの接合点は前記第1半導
体装置の制御電極に接続されているという事と、前記第
2半導体装置の制御電極に接続された電子放出電極を有
する第3半導体装置と、前記電圧源と前記第2半導体装
置の前記制御電極との間に°接続された抵抗器と、前記
第3半導体装置の制御電極と前記基準電圧源との間に接
続された抵抗器と、前記第3半導体装置の前記電子収集
電極は前記基準電圧源に接続されている事と、を更に含
む前記第(5)項記載の論理回路。
抵抗器との間に接続された他のダイオードと、前記第1
抵抗器と前記他のダイオードとの接合点は前記第1半導
体装置の制御電極に接続されているという事と、前記第
2半導体装置の制御電極に接続された電子放出電極を有
する第3半導体装置と、前記電圧源と前記第2半導体装
置の前記制御電極との間に°接続された抵抗器と、前記
第3半導体装置の制御電極と前記基準電圧源との間に接
続された抵抗器と、前記第3半導体装置の前記電子収集
電極は前記基準電圧源に接続されている事と、を更に含
む前記第(5)項記載の論理回路。
(15)前記ショットキー・ダイオードと前記第1抵抗
器との間に接続された他のダイオードと、前記第1抵抗
器と前記他のダイオードとの接合点は前記第1半導体装
置の制御電極に接続されているという事と、前記第2半
導体装置の前記制御電極に接続された電子放出電極を有
する第3半導体装置と、前記電圧源と前記第2半導体装
置の前記制御電極との間に接続された抵抗器と、前記第
3半導体装置の制御電極と前記基準電圧源との間に接続
された抵抗器と、前記第3半導体装置の前記電子収集電
極は前記基準電圧源に接続されている事と、を更に含む
前記第(6)項記載の論理回路。
器との間に接続された他のダイオードと、前記第1抵抗
器と前記他のダイオードとの接合点は前記第1半導体装
置の制御電極に接続されているという事と、前記第2半
導体装置の前記制御電極に接続された電子放出電極を有
する第3半導体装置と、前記電圧源と前記第2半導体装
置の前記制御電極との間に接続された抵抗器と、前記第
3半導体装置の制御電極と前記基準電圧源との間に接続
された抵抗器と、前記第3半導体装置の前記電子収集電
極は前記基準電圧源に接続されている事と、を更に含む
前記第(6)項記載の論理回路。
(16)共通電子放出電極、電子収集電極、及び制御電
極を各々有する第3及び第4半導体装置と、前記第1及
び第2半導体装置の前記電子放出電極は前記第3半導体
装置の電子収集電極に接続されているという事と、前記
第3及び第4半導体装置の前記電子放出電極は前記第2
抵抗器に接続され、前記第4半導体装置の電子収集電極
は前記第1半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第1
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第1半導体装置の制御電極に接続され、前記他の
ダイオードと前記第1抵抗器との接合点は前記第3半導
体装置の制御電極に接続されている事と、を更に含む前
記第(4)項記載の論理回路。
極を各々有する第3及び第4半導体装置と、前記第1及
び第2半導体装置の前記電子放出電極は前記第3半導体
装置の電子収集電極に接続されているという事と、前記
第3及び第4半導体装置の前記電子放出電極は前記第2
抵抗器に接続され、前記第4半導体装置の電子収集電極
は前記第1半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第1
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第1半導体装置の制御電極に接続され、前記他の
ダイオードと前記第1抵抗器との接合点は前記第3半導
体装置の制御電極に接続されている事と、を更に含む前
記第(4)項記載の論理回路。
(17)共通電子放出電極、電子収集電極、及び制御電
極を各々有する第3及び第4半導体装置と、前記第1及
び第2半導体装置の前記電子放出電極は前記第3半導体
装置の電子収集電極に接続されているという事と、前記
第3及び第4半導体装置の前記電子放出電極は前記第2
抵抗器に接続され、前記第4半導体装置の電子収集電極
は前記第1半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第1
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第1半導体装置の制御電極に接続され、前記他の
ダイオードと前記第1抵抗器との接合点は前記第3半導
体装置の制御電極に接続されている事と、を更に含む前
記第(5)項記載の論理回路。
極を各々有する第3及び第4半導体装置と、前記第1及
び第2半導体装置の前記電子放出電極は前記第3半導体
装置の電子収集電極に接続されているという事と、前記
第3及び第4半導体装置の前記電子放出電極は前記第2
抵抗器に接続され、前記第4半導体装置の電子収集電極
は前記第1半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第1
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第1半導体装置の制御電極に接続され、前記他の
ダイオードと前記第1抵抗器との接合点は前記第3半導
体装置の制御電極に接続されている事と、を更に含む前
記第(5)項記載の論理回路。
(17)共通電子放出電極、電子収集電極、及び制御電
極を各々有する第3及び第4半導体装置と、前記第1及
び第2半導体装置の前記電子放出電極は前記第3半導体
装置の電子収集電極に接続されているという事と、前記
第3及び第4半導体装置の前記電子放出電極は前記第2
抵抗器に接続され、前記第4半導体装置の電子収集電極
は前記第1半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第1
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第1半導体装置の制御電極に接続され、前記他の
ダイオードと前記第1抵抗器との接合点は前記第3半導
体装置の制御電極に接続されている事と、を更に含む前
記第(6)項記載の論理回路。
極を各々有する第3及び第4半導体装置と、前記第1及
び第2半導体装置の前記電子放出電極は前記第3半導体
装置の電子収集電極に接続されているという事と、前記
第3及び第4半導体装置の前記電子放出電極は前記第2
抵抗器に接続され、前記第4半導体装置の電子収集電極
は前記第1半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第1
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第1半導体装置の制御電極に接続され、前記他の
ダイオードと前記第1抵抗器との接合点は前記第3半導
体装置の制御電極に接続されている事と、を更に含む前
記第(6)項記載の論理回路。
(19)(a) 電子収集電極、制御電極、及び共通
電子放出電極を有する第1及び第2半導体装置と、(b
) 前記電子放出電極に接続された電圧源と、(C)
前記電子収集電極に接続された基準電圧源と、 (d) ショットキー・ダイオードと、これと直列の
第1抵抗器と、前記ショットキー・ダイオードと前記第
1抵抗器との間に接続された分圧回路とを含み、前記電
圧源と前記基準電圧源との間に接続されたスレショルド
電圧設定手段とから成り、前記分圧回路は前記第1半導
体装置の前記制御電極に接続されていることを特徴とす
る論理回路。
電子放出電極を有する第1及び第2半導体装置と、(b
) 前記電子放出電極に接続された電圧源と、(C)
前記電子収集電極に接続された基準電圧源と、 (d) ショットキー・ダイオードと、これと直列の
第1抵抗器と、前記ショットキー・ダイオードと前記第
1抵抗器との間に接続された分圧回路とを含み、前記電
圧源と前記基準電圧源との間に接続されたスレショルド
電圧設定手段とから成り、前記分圧回路は前記第1半導
体装置の前記制御電極に接続されていることを特徴とす
る論理回路。
(20) 前記共通電子放出電極と前記電圧源との間
に接続された第2抵抗器を更に含む前記第(19)項記
載の論理回路。
に接続された第2抵抗器を更に含む前記第(19)項記
載の論理回路。
(21) 前記基準電圧源と、前記電子収集電極の1
つとの間に接続された、並列接続の第2ダイオードと第
3抵抗器との組合せを更に含んでおり、前記第2ダイオ
ードは、前記第3抵抗器にかかる最大電圧を設定する前
記第(19)項記載の論理回路。
つとの間に接続された、並列接続の第2ダイオードと第
3抵抗器との組合せを更に含んでおり、前記第2ダイオ
ードは、前記第3抵抗器にかかる最大電圧を設定する前
記第(19)項記載の論理回路。
(22)前記基準電圧源と、前記電子収集電極の1つと
の間に接続された、並列接続の第2ダイオードと第3抵
抗器との組合せを更に含んでおり、前記第2ダイオード
は、前記第3抵抗器にかかる最大電圧を設定する前記第
(20)項記載の論理回路。
の間に接続された、並列接続の第2ダイオードと第3抵
抗器との組合せを更に含んでおり、前記第2ダイオード
は、前記第3抵抗器にかかる最大電圧を設定する前記第
(20)項記載の論理回路。
なお、本願の開示内容の要約を以下に記載する。
すなわち、本願は論理回路に関連するものであり、この
回路においては、ECL回路の電圧調整器(これは抵抗
比を利用するものであるが、その値を半導体回路形成時
に制御することは困難である)を一連のダイオード(そ
の面積を半導体製造時に制御することは非常に筒車であ
る)で置換してトランジスタのスレショルドを設定して
いる。
回路においては、ECL回路の電圧調整器(これは抵抗
比を利用するものであるが、その値を半導体回路形成時
に制御することは困難である)を一連のダイオード(そ
の面積を半導体製造時に制御することは非常に筒車であ
る)で置換してトランジスタのスレショルドを設定して
いる。
電流が2倍に(又は2に)変化する毎にダイオードは約
18mV変化するに過ぎないから、ダイオード電圧比は
非常に制御し易い。従って、5mV及び10mVの増分
で容易に設定することができるが、ここでは、この処置
を採用している。基本実施例のOR/NOR動作に加え
て、基本回路を積重ね形式で用いてAND/NAND動
作を提供する実施例が開示されている。
18mV変化するに過ぎないから、ダイオード電圧比は
非常に制御し易い。従って、5mV及び10mVの増分
で容易に設定することができるが、ここでは、この処置
を採用している。基本実施例のOR/NOR動作に加え
て、基本回路を積重ね形式で用いてAND/NAND動
作を提供する実施例が開示されている。
第1図は、本発明の第1実施例の論理回路の回路図であ
る。 第2図は、本発明の第2実施例の論理回路の回路図であ
る。 第3図は、本発明の第3実施例の論理回路の回路図であ
る。 第4図は、本発明の第4実施例の回路図である。 DI、D2、DR−・−ダイオード、 Q 1− Q R−)−ランジスタ。 Ft’g、 / Ft’g−3
る。 第2図は、本発明の第2実施例の論理回路の回路図であ
る。 第3図は、本発明の第3実施例の論理回路の回路図であ
る。 第4図は、本発明の第4実施例の回路図である。 DI、D2、DR−・−ダイオード、 Q 1− Q R−)−ランジスタ。 Ft’g、 / Ft’g−3
Claims (1)
- 【特許請求の範囲】 (a)電子収集電極と、制御電極と、共通電子放出電極
とを有する第1及び第2の半導体装置と、 (b)前記電子放出電極に接続された電圧源と、 (c)前記電子収集電極に接続された基準電圧源と、 (d)ショットキー・ダイオードと、これと直列の第1
抵抗器とを含み、前記電圧源と前記基準電圧源との間に
接続されたスレショルド電圧設定手段とから成っており
、前記ショットキー・ダイオードと前記第1抵抗器との
接合点は前記第1半導体装置の前記制御電極に接続され
ていることを特徴とする論理回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/942,326 US4792706A (en) | 1986-12-16 | 1986-12-16 | ECL gates using diode-clamped loads and Schottky clamped reference bias |
US942326 | 2004-09-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63164713A true JPS63164713A (ja) | 1988-07-08 |
Family
ID=25477925
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP62317302A Pending JPS63164713A (ja) | 1986-12-16 | 1987-12-15 | ショットキー電流モード論理回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4792706A (ja) |
JP (1) | JPS63164713A (ja) |
KR (1) | KR950015208B1 (ja) |
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JPH01237807A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | 半導体集積回路装置 |
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-
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- 1986-12-16 US US06/942,326 patent/US4792706A/en not_active Expired - Lifetime
-
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- 1987-12-15 KR KR1019870014307A patent/KR950015208B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
KR950015208B1 (ko) | 1995-12-23 |
US4792706A (en) | 1988-12-20 |
KR880008538A (ko) | 1988-08-31 |
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