JPS63164713A - ショットキー電流モード論理回路 - Google Patents
ショットキー電流モード論理回路Info
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- JPS63164713A JPS63164713A JP62317302A JP31730287A JPS63164713A JP S63164713 A JPS63164713 A JP S63164713A JP 62317302 A JP62317302 A JP 62317302A JP 31730287 A JP31730287 A JP 31730287A JP S63164713 A JPS63164713 A JP S63164713A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は論理回路に関し、特に、電流モード論理を用い
るショットキー論理回路に関する。
るショットキー論理回路に関する。
（従来の技術）
従来技術の論理回路は、希望の特徴に応じて、何らかの
かね合いの上に成り立っている。例えば、ＥＣＬ （エ
ミッタ結合型論理）回路は高速である。
かね合いの上に成り立っている。例えば、ＥＣＬ （エ
ミッタ結合型論理）回路は高速である。
しかし、この型の回路には、基準電圧という形で提供さ
れるパラメータの精度及び安定性が高くなければならな
いので比較的に多数の構成要素を必要とするという欠点
がある。温度変化に基いて非常に特殊な態様で電圧源が
変化する必要があるので、この問題は複雑である。この
ＥＣＬ回路は、比較的に大きな電力を必要とするもので
あって、普通は約４ボルト以上の供給を必要とする。一
方、ＳＴＬ （ショットキー・トランジスタ論理）型回
路の場合、ショットキー・ダイオード電圧が異なってい
ても電圧の振れは小さいのであるが、非常に低いＲＣ３
）ランジスタを必要とするので、低電力用に限定され、
従って動作速度が制限される。
れるパラメータの精度及び安定性が高くなければならな
いので比較的に多数の構成要素を必要とするという欠点
がある。温度変化に基いて非常に特殊な態様で電圧源が
変化する必要があるので、この問題は複雑である。この
ＥＣＬ回路は、比較的に大きな電力を必要とするもので
あって、普通は約４ボルト以上の供給を必要とする。一
方、ＳＴＬ （ショットキー・トランジスタ論理）型回
路の場合、ショットキー・ダイオード電圧が異なってい
ても電圧の振れは小さいのであるが、非常に低いＲＣ３
）ランジスタを必要とするので、低電力用に限定され、
従って動作速度が制限される。
明らかに、より少い構成要素とより少い電力とを用いる
高速のＥＣＬ回路を提供することは望ましいことであり
、また、電力の振れが小さいけれどもＳＴＬ型回路より
高い可能出力及び速度を有するＥＣＬ回路を提供するこ
とは望ましいことである。
高速のＥＣＬ回路を提供することは望ましいことであり
、また、電力の振れが小さいけれどもＳＴＬ型回路より
高い可能出力及び速度を有するＥＣＬ回路を提供するこ
とは望ましいことである。
（発明の概要）
本発明は、単一の単純な回路に上記の望ましい性質を与
えると共に、ＳＴＬよりゲート当たりの可能出力が大き
いという利点を有する新型式のＥＣＬ回路を提供する。
えると共に、ＳＴＬよりゲート当たりの可能出力が大き
いという利点を有する新型式のＥＣＬ回路を提供する。
従って、種類の異なる２つのショットキー・ダイオード
を用いて電圧の振れとスレショルドとを設定することに
より速度を高めることができ、ＥＣＬ回路より少ない構
成要素を使用する結果となる。電流源は不要であり、基
本回路における電圧基準は２つの素子、すなわちショッ
トキー・ダイオードと抵抗器と、のみを必要とするもの
である。
を用いて電圧の振れとスレショルドとを設定することに
より速度を高めることができ、ＥＣＬ回路より少ない構
成要素を使用する結果となる。電流源は不要であり、基
本回路における電圧基準は２つの素子、すなわちショッ
トキー・ダイオードと抵抗器と、のみを必要とするもの
である。
簡単に言えば、本発明によると、ＥＤＬ回路の電圧調整
器（これは抵抗比を利用するものであり、その値を半導
体回路形成時に制御することは困難である）は、トラン
ジスタのスレショルド電圧を設定する一連の異種のショ
ットキー・ダイオードと置換されるのであるが、その面
積を半導体製造時に制御することは非常に簡単である。
器（これは抵抗比を利用するものであり、その値を半導
体回路形成時に制御することは困難である）は、トラン
ジスタのスレショルド電圧を設定する一連の異種のショ
ットキー・ダイオードと置換されるのであるが、その面
積を半導体製造時に制御することは非常に簡単である。
電流が２倍に変化する毎にダイオードは約１８ｍＶ変化
するだけであるから、ダイオード電圧比は非常に制御し
易い。従って、５ｍＶ及び１０ｍＶの増分でスレショル
ドを容易に設定することができ、これは、本明細書で説
明する処置である。
するだけであるから、ダイオード電圧比は非常に制御し
易い。従って、５ｍＶ及び１０ｍＶの増分でスレショル
ドを容易に設定することができ、これは、本明細書で説
明する処置である。
本発明の第１実施例においては、約３００ｍＶの順方向
電圧降下を有するチタン・タングステン（ＴｉＷ）型シ
ョットキー・ダイオードを基準ダイオードとして抵抗器
と関連させて利用して基準電圧を設定すると共に、約６
００ｍＶの順方向電圧を有するケイ化プラチナ型ショッ
トキー・ダイオードを用いてスレショルド電圧を設定し
ており、基準電圧は、基準ショットキー・ダイオードを
通る電流の量により設定され、この電圧は、電力源又は
電圧源の両極間の分圧回路の抵抗器の値によって決定さ
れる。この抵抗器の値が大幅に変化しても、基準ショッ
トキー・ダイオードの両端間の電圧は少し変化するだけ
であり、どの回路においても実質上一定で且つ安定した
基準電圧が維持されるので、この抵抗°値は重要ではな
い。基準ダイオードを、その順方向に用いるので、電圧
基準源は低インピーダンスでもある。また、第１図の抵
抗器Ｒ３は、従来技術のＥＣＬ回路においてトランジス
タのゲートを駆動するために必要であっ゛た電流源に代
るものである。基準ショットキー・ダイオードＤＲにお
ける電流密度に対するショットキー・ケイ化プラチナ・
ダイオードＤＩ、Ｄ２における電流密度の比を装置製造
時に調節してスレショルド・レベルを調節することがで
きる。
電圧降下を有するチタン・タングステン（ＴｉＷ）型シ
ョットキー・ダイオードを基準ダイオードとして抵抗器
と関連させて利用して基準電圧を設定すると共に、約６
００ｍＶの順方向電圧を有するケイ化プラチナ型ショッ
トキー・ダイオードを用いてスレショルド電圧を設定し
ており、基準電圧は、基準ショットキー・ダイオードを
通る電流の量により設定され、この電圧は、電力源又は
電圧源の両極間の分圧回路の抵抗器の値によって決定さ
れる。この抵抗器の値が大幅に変化しても、基準ショッ
トキー・ダイオードの両端間の電圧は少し変化するだけ
であり、どの回路においても実質上一定で且つ安定した
基準電圧が維持されるので、この抵抗°値は重要ではな
い。基準ダイオードを、その順方向に用いるので、電圧
基準源は低インピーダンスでもある。また、第１図の抵
抗器Ｒ３は、従来技術のＥＣＬ回路においてトランジス
タのゲートを駆動するために必要であっ゛た電流源に代
るものである。基準ショットキー・ダイオードＤＲにお
ける電流密度に対するショットキー・ケイ化プラチナ・
ダイオードＤＩ、Ｄ２における電流密度の比を装置製造
時に調節してスレショルド・レベルを調節することがで
きる。
本発明の第２実施例においては、回路の積重ねに対応す
るため、高論理レベルから低論理レベルへの転換に適応
するように第１実施例の回路が修正されている。この事
は、ダイオードＤＰＩで追加のダイオード電圧降下を電
力源に付加すると共に追加のトランジスタをＱＮのベー
ス回路に付加することによって達成されており、そのベ
ースは抵抗器を通してＶｃｃに接続されており、エミッ
タは抵抗器を通してグランドに接続されている。
るため、高論理レベルから低論理レベルへの転換に適応
するように第１実施例の回路が修正されている。この事
は、ダイオードＤＰＩで追加のダイオード電圧降下を電
力源に付加すると共に追加のトランジスタをＱＮのベー
ス回路に付加することによって達成されており、そのベ
ースは抵抗器を通してＶｃｃに接続されており、エミッ
タは抵抗器を通してグランドに接続されている。
本発明の第３実施例においては、第１実施例の基本回路
を用いるＡＮＤ／ＮＡＮＤ回路が示され、この場合、第
１実施例のトランジスタ対の下に追加のトランジスタ・
レベルが重ねられる。トランジスタの各レベルに追加の
ダイオード・レベル電圧降下を与えるため、適当なダイ
オードＤＲＩが電力源に設けられている。
を用いるＡＮＤ／ＮＡＮＤ回路が示され、この場合、第
１実施例のトランジスタ対の下に追加のトランジスタ・
レベルが重ねられる。トランジスタの各レベルに追加の
ダイオード・レベル電圧降下を与えるため、適当なダイ
オードＤＲＩが電力源に設けられている。
本発明の第４実施例においては、第１図の実施例のダイ
オードＤＲの両極間に分圧回路が設けられ、トランジス
タＱＲのベース駆動信号はこの分圧器から取出される。
オードＤＲの両極間に分圧回路が設けられ、トランジス
タＱＲのベース駆動信号はこの分圧器から取出される。
このようにすると、ダイオードＤＲの両極間の電圧は一
定であるから、トランジスタＱＲを完全にオフにして、
その不完全なオン状態の発生を防止する同トランジスタ
のベース駆動電圧は固定されている。
定であるから、トランジスタＱＲを完全にオフにして、
その不完全なオン状態の発生を防止する同トランジスタ
のベース駆動電圧は固定されている。
（実施例）
第１図はＯＲ／ＮｏＲ論理回路の形の、本発明の第１実
施例の回路図である。この回路は分圧回路を含んでおり
、この分圧回路は、負電圧１−Ｖｃｃと基準電圧（グラ
ンド）との間に直列に接続された、約３００ｍＶの順方
向電圧降下を有するチタン・タングステン・ショットキ
ー・ダイオードＤＲと、抵抗器ＲＲとから成っている。
施例の回路図である。この回路は分圧回路を含んでおり
、この分圧回路は、負電圧１−Ｖｃｃと基準電圧（グラ
ンド）との間に直列に接続された、約３００ｍＶの順方
向電圧降下を有するチタン・タングステン・ショットキ
ー・ダイオードＤＲと、抵抗器ＲＲとから成っている。
ダイオードＤＲと抵抗器ＲＲの接合部は基準ＮＰＮ ）
ランジスタＱＲのベースに接続されており、そのエミッ
タは、抵抗器Ｒ３を通して電圧源−Ｖｃｃに接続されて
いる。抵抗器Ｒ２とケイ化プラチナ・ショットキー・ダ
イオードＤ２とは、グランドと、トランジスタＱＲのコ
レクタとの間に並列に接続されている。
ランジスタＱＲのベースに接続されており、そのエミッ
タは、抵抗器Ｒ３を通して電圧源−Ｖｃｃに接続されて
いる。抵抗器Ｒ２とケイ化プラチナ・ショットキー・ダ
イオードＤ２とは、グランドと、トランジスタＱＲのコ
レクタとの間に並列に接続されている。
複数のＮＰＮＩ−ランジスタＱ１〜ＱＮが並列に接続さ
れており、その各々のエミッタは、抵抗器Ｒ３を通して
電圧源−Ｖｃｃに接続され、その各々のコレクタは、シ
ョットキー・ケイ化プラチナ・ダイオードＤｌと抵抗器
Ｒ１とから成る並列回路を通してグランドに接続されて
いる。ダイオードＤ１、Ｄ２の順方向電圧降下は約６０
（ＪｍＶである。同じ型のダイオードを使用し、その電
流密度を調節することにより、電圧の振れを非常に小さ
くすることができる。これにより、トランジスタＱ１〜
ＯＮのベースにおける電圧の振れは約６００ｍＶとなり
、これは低速ではあるが大きなノイズ免疫性を与える。
れており、その各々のエミッタは、抵抗器Ｒ３を通して
電圧源−Ｖｃｃに接続され、その各々のコレクタは、シ
ョットキー・ケイ化プラチナ・ダイオードＤｌと抵抗器
Ｒ１とから成る並列回路を通してグランドに接続されて
いる。ダイオードＤ１、Ｄ２の順方向電圧降下は約６０
（ＪｍＶである。同じ型のダイオードを使用し、その電
流密度を調節することにより、電圧の振れを非常に小さ
くすることができる。これにより、トランジスタＱ１〜
ＯＮのベースにおける電圧の振れは約６００ｍＶとなり
、これは低速ではあるが大きなノイズ免疫性を与える。
トランジスタＱ１〜ＱＮのベースはＡ−・Ｎと記されて
いる。ＮＯＲ出力はトランジスタＱＮのコレクタから取
出され、ＯＲ出力はトランジスタＱＲのコレクタから取
り出される。
いる。ＮＯＲ出力はトランジスタＱＮのコレクタから取
出され、ＯＲ出力はトランジスタＱＲのコレクタから取
り出される。
入力Ａ−Ｎのスレショルドは、ダイオードＤＲとトラン
ジスタＱＲの電圧降下によって設定される。ゲートの出
力電圧の振れは、上述した如きダイオードＤＲに対応す
るダイオードＤ１、Ｄ２の電流密度により、又は、ダイ
オードＤＲの電圧降下が出力の電圧を振れより小さけれ
ば抵抗比Ｒ１：Ｒ３又はＲ２：Ｒ３及びＶｃｃにより、
設定され、ゲートはＯＲ／ＮＯＲ機能を実行する。ダイ
オードＤ１、Ｄ２の電圧降下は、ダイオードＤＲの電圧
降下とは２：１の割合で、はるかに大きくなるように設
計されている。
ジスタＱＲの電圧降下によって設定される。ゲートの出
力電圧の振れは、上述した如きダイオードＤＲに対応す
るダイオードＤ１、Ｄ２の電流密度により、又は、ダイ
オードＤＲの電圧降下が出力の電圧を振れより小さけれ
ば抵抗比Ｒ１：Ｒ３又はＲ２：Ｒ３及びＶｃｃにより、
設定され、ゲートはＯＲ／ＮＯＲ機能を実行する。ダイ
オードＤ１、Ｄ２の電圧降下は、ダイオードＤＲの電圧
降下とは２：１の割合で、はるかに大きくなるように設
計されている。
従って、トランジスタＱＡ−ＱＮ（Ｎを仮定する）の１
つの入力が高レベル（約ＯＶ）になって当該トランジス
タが導通すると、ダイオードｐ１と抵抗Ｒ１の両方が導
通しく抵抗器Ｒ１Ｏ値は、成る程度の電流を強制的にダ
イオードＤｉに流すのに充分な程度に大きいと仮定する
）、抵抗器Ｒ１にかかる電圧は、ダイオードＤ１におけ
る電圧降下にクランプされる。これにより、抵抗器Ｒ１
とＲ３の値の比は重要でなくなるが、これはＥＣＬ論理
回路の場合とは異なる。従って、抵抗器Ｒ３を通る電流
は全てトランジスタＱＮを通して流れて来ており、トラ
ンジスタＱＲはベース−エミッタ間電圧降下が約０．５
Ｖであるので、オフ状態である。これにより、トラン
ジスタＱＲのコレクタの電圧が約ＯｖとなってＯＲ出力
に論理高レベルを供給すると共にトランジスタＱＮのコ
レクタ、すなわちＮＯＲ出力に論理低レベル（約−〇、
６Ｖ）を供給する。
つの入力が高レベル（約ＯＶ）になって当該トランジス
タが導通すると、ダイオードｐ１と抵抗Ｒ１の両方が導
通しく抵抗器Ｒ１Ｏ値は、成る程度の電流を強制的にダ
イオードＤｉに流すのに充分な程度に大きいと仮定する
）、抵抗器Ｒ１にかかる電圧は、ダイオードＤ１におけ
る電圧降下にクランプされる。これにより、抵抗器Ｒ１
とＲ３の値の比は重要でなくなるが、これはＥＣＬ論理
回路の場合とは異なる。従って、抵抗器Ｒ３を通る電流
は全てトランジスタＱＮを通して流れて来ており、トラ
ンジスタＱＲはベース−エミッタ間電圧降下が約０．５
Ｖであるので、オフ状態である。これにより、トラン
ジスタＱＲのコレクタの電圧が約ＯｖとなってＯＲ出力
に論理高レベルを供給すると共にトランジスタＱＮのコ
レクタ、すなわちＮＯＲ出力に論理低レベル（約−〇、
６Ｖ）を供給する。
ここで、入力Ａ−Ｎが低いと仮定すると、トランジスタ
Ｑ１〜ＱＮのベースは低く、そのコレクタは不導通状態
である。ＥＣＬは基準電圧の周囲で振れるものであり、
その基準電圧はダイオードＤＲにより設定されるので、
基準レベルは、ダイオードＤＲＯカソードにおける約−
０，３ｖであり、人力における低レベルは約−０，６ｖ
であり、入力における高レベルは約Ｏ■である。入力が
−０，６Ｖであれば、抵抗器Ｒ３にかかる電圧は可能な
限りに高くなり゛、トランジスタＱＲは導通して抵抗器
Ｒ３を引上げる。トランジスタＱＲは、トランジスタＱ
１〜ＱＮより大量の電流を抵抗器Ｒ３を通して流すこと
ができるので、トランジスタＱ１〜ＱＮはオフ状態とな
る。従って、トランジスタＱ１〜ＱＮのコレクタは不導
通状態であり、高レベル信号をＮＯＲゲート出力に供給
し、抵抗器Ｒ１はＮＯＲ出力をＯＶ（グランド）に引上
げる。ＯＲ出力は、オン状態となっているトランジスタ
ＱＲのコネクタに接続されている。このオン状態は、Ｎ
ＯＲ出力を一〇、６Ｖの低レベルにするダイオードＤ２
によってクランプされる。これは如何なる抵抗比とも無
関係である。この回路の主な関心事はダイオードＤ１、
Ｄ２における電位差であり、この差は、トランジスタＱ
Ｒの、従ってトランジスタＱ１〜ＱＮの、スレショルド
を設定しなければならない。抵抗器Ｒ３が、順方向バイ
アス・ダイオードＤ２に充分な電流を引込むように充分
低い値であるということも必要であり、そのためには、
抵抗器Ｒ２が充分な電流を順方向バイアス・ダイオード
Ｄ２に引込む必要がある。
Ｑ１〜ＱＮのベースは低く、そのコレクタは不導通状態
である。ＥＣＬは基準電圧の周囲で振れるものであり、
その基準電圧はダイオードＤＲにより設定されるので、
基準レベルは、ダイオードＤＲＯカソードにおける約−
０，３ｖであり、人力における低レベルは約−０，６ｖ
であり、入力における高レベルは約Ｏ■である。入力が
−０，６Ｖであれば、抵抗器Ｒ３にかかる電圧は可能な
限りに高くなり゛、トランジスタＱＲは導通して抵抗器
Ｒ３を引上げる。トランジスタＱＲは、トランジスタＱ
１〜ＱＮより大量の電流を抵抗器Ｒ３を通して流すこと
ができるので、トランジスタＱ１〜ＱＮはオフ状態とな
る。従って、トランジスタＱ１〜ＱＮのコレクタは不導
通状態であり、高レベル信号をＮＯＲゲート出力に供給
し、抵抗器Ｒ１はＮＯＲ出力をＯＶ（グランド）に引上
げる。ＯＲ出力は、オン状態となっているトランジスタ
ＱＲのコネクタに接続されている。このオン状態は、Ｎ
ＯＲ出力を一〇、６Ｖの低レベルにするダイオードＤ２
によってクランプされる。これは如何なる抵抗比とも無
関係である。この回路の主な関心事はダイオードＤ１、
Ｄ２における電位差であり、この差は、トランジスタＱ
Ｒの、従ってトランジスタＱ１〜ＱＮの、スレショルド
を設定しなければならない。抵抗器Ｒ３が、順方向バイ
アス・ダイオードＤ２に充分な電流を引込むように充分
低い値であるということも必要であり、そのためには、
抵抗器Ｒ２が充分な電流を順方向バイアス・ダイオード
Ｄ２に引込む必要がある。
上述した第１図の回路は、抵抗器Ｒ１、Ｒ２を除去して
も満足に作動するものであることが判ったが、その場合
、電圧の振れは６００ｍＶレンジから約１００ｍＶレン
ジに減少する。これにより、動作速度が上昇する。これ
らの実施例の各々における重要な特徴は、従来技術の場
合のように抵抗比とエミッタ化とバンド・ギャップ・レ
ギュレータとによってではなく、ダイオードによってス
レショルドが設定されることである。それ故、スレショ
ルド電圧を極めて良好に制御することができる。
も満足に作動するものであることが判ったが、その場合
、電圧の振れは６００ｍＶレンジから約１００ｍＶレン
ジに減少する。これにより、動作速度が上昇する。これ
らの実施例の各々における重要な特徴は、従来技術の場
合のように抵抗比とエミッタ化とバンド・ギャップ・レ
ギュレータとによってではなく、ダイオードによってス
レショルドが設定されることである。それ故、スレショ
ルド電圧を極めて良好に制御することができる。
ここで第２図を参照すると、高論理レベルから低論理レ
ベルへの転換にバッファを用いる例が示されている。積
重ね出カバソファ及びバッファ付き出力ドライバについ
ては、論理レベルをシフトさせることができる。この回
路は、ダイオードＤＲ１抵抗器ＲＢ、ＲＢ１、及びトラ
ンジスタＱＢが付加されていると共に、トランジスタＱ
１（図示せず）〜ＱＮＳＱＲのベースの電圧レベルがダ
イオードＤＰＩにより０．８Ｖだけ下げられている点を
除いて、第１図の回路と同じである。従って、ダイオー
ドＤＰＩは、高レベル基準電圧すなわち１ダイオード電
圧降下の方式から低レベル基準電圧すなわち２ダイオ一
ド電圧降下方式へ転換するために付加されたものである
。抵抗器ＲＢとトランジスタＱＢのベースとを先のゲー
トＮＯＲ又はＯＲの出力に接続することもできる。抵抗
器ＲＢ、トランジスタＱＢ及び抵抗器ＲＢＩは、大電流
バッファを形成する。抵抗器ＲＢは、前段の出力抵抗器
（第１図における抵抗器Ｒ１、又はＲ２）であることが
できるので、必要ではない。トランジスタＱＢのエミッ
タにおける電圧は、通常の出力の振れよりＩ Ｖｂｅだ
け低いので、トランジスタＱＲのゲートのスレショルド
をｌ Ｖｂｅだけ下げなければならない。ダイオードＤ
ＲＩはこの働きをするものである。従って第２図のゲー
トは論理レベルを、緩衝されたレベルから通常レベルへ
移すものである。・ 第３図は、上記の原理を用いたＡ Ｎ Ｄ ／ＮＡＮ（
）回路を示す。この回路は、ダイオードＤＩ、Ｄ２及び
抵抗器Ｒ１、Ｒ２を伴なったトランジスタＱ１、ＱＲを
含んでおり、これらは第１図の実施例のそれと同じであ
る。第１図実施例のそれと同様に働くダイオードＤＲ及
び抵抗器ＲＲも示されている。
ベルへの転換にバッファを用いる例が示されている。積
重ね出カバソファ及びバッファ付き出力ドライバについ
ては、論理レベルをシフトさせることができる。この回
路は、ダイオードＤＲ１抵抗器ＲＢ、ＲＢ１、及びトラ
ンジスタＱＢが付加されていると共に、トランジスタＱ
１（図示せず）〜ＱＮＳＱＲのベースの電圧レベルがダ
イオードＤＰＩにより０．８Ｖだけ下げられている点を
除いて、第１図の回路と同じである。従って、ダイオー
ドＤＰＩは、高レベル基準電圧すなわち１ダイオード電
圧降下の方式から低レベル基準電圧すなわち２ダイオ一
ド電圧降下方式へ転換するために付加されたものである
。抵抗器ＲＢとトランジスタＱＢのベースとを先のゲー
トＮＯＲ又はＯＲの出力に接続することもできる。抵抗
器ＲＢ、トランジスタＱＢ及び抵抗器ＲＢＩは、大電流
バッファを形成する。抵抗器ＲＢは、前段の出力抵抗器
（第１図における抵抗器Ｒ１、又はＲ２）であることが
できるので、必要ではない。トランジスタＱＢのエミッ
タにおける電圧は、通常の出力の振れよりＩ Ｖｂｅだ
け低いので、トランジスタＱＲのゲートのスレショルド
をｌ Ｖｂｅだけ下げなければならない。ダイオードＤ
ＲＩはこの働きをするものである。従って第２図のゲー
トは論理レベルを、緩衝されたレベルから通常レベルへ
移すものである。・ 第３図は、上記の原理を用いたＡ Ｎ Ｄ ／ＮＡＮ（
）回路を示す。この回路は、ダイオードＤＩ、Ｄ２及び
抵抗器Ｒ１、Ｒ２を伴なったトランジスタＱ１、ＱＲを
含んでおり、これらは第１図の実施例のそれと同じであ
る。第１図実施例のそれと同様に働くダイオードＤＲ及
び抵抗器ＲＲも示されている。
ＡＮＤ機能の実現のために付加されているのは、トラン
ジスタＱＩＳＱＲのエミッタと抵抗器Ｒ３を通して電源
−Ｖｃｃとの間に接続されたトランジスタＱ２と；ダイ
オードＤ２のカソードと抵抗器Ｒ３との間に接続された
トランジスタＱＲＩと；ダイオードＤＲ及び抵抗器ＲＲ
と直列で、トランジスタＱＲＩにスレショルドを与える
ケイ化プラチナ・ダイオードＤＲＩとである。一方のゲ
ートがオンで他方のゲートがオフである時にゲートの飽
和を防止するために、トランジスタＱ ２ 、ＱＲＩか
ら成るＢレベルは、典型的にはトランジスタＱ及びＱＲ
よりＩ Ｖｂｅだけ低いスレショルドを有しており、こ
れは、ダイオードＤＰＩの付加により得られている。Ｙ
及びＹから取出される出力は、それぞれＡＮＤ／ＮＡＮ
Ｄ機能を提供する。このようなダイオードとトランジス
タの組を第３図に示した態様で更に積重ねて、追加の論
理レベルを設けることができる。積重ねの量は、Ｖｃｃ
Ｏ値と、トランジスタの破壊電圧とにより限定される。
ジスタＱＩＳＱＲのエミッタと抵抗器Ｒ３を通して電源
−Ｖｃｃとの間に接続されたトランジスタＱ２と；ダイ
オードＤ２のカソードと抵抗器Ｒ３との間に接続された
トランジスタＱＲＩと；ダイオードＤＲ及び抵抗器ＲＲ
と直列で、トランジスタＱＲＩにスレショルドを与える
ケイ化プラチナ・ダイオードＤＲＩとである。一方のゲ
ートがオンで他方のゲートがオフである時にゲートの飽
和を防止するために、トランジスタＱ ２ 、ＱＲＩか
ら成るＢレベルは、典型的にはトランジスタＱ及びＱＲ
よりＩ Ｖｂｅだけ低いスレショルドを有しており、こ
れは、ダイオードＤＰＩの付加により得られている。Ｙ
及びＹから取出される出力は、それぞれＡＮＤ／ＮＡＮ
Ｄ機能を提供する。このようなダイオードとトランジス
タの組を第３図に示した態様で更に積重ねて、追加の論
理レベルを設けることができる。積重ねの量は、Ｖｃｃ
Ｏ値と、トランジスタの破壊電圧とにより限定される。
作動中、第３図の両方の入力Ａ、Ｂが高ければ、入力Ａ
はＯＶであり、入力Ｂは−０，８Ｖである。
はＯＶであり、入力Ｂは−０，８Ｖである。
これにより、トランジスタＱ１、Ｑ２は導通し、Ｙ出力
は低くなる。トランジスタＱＲのベースは−０，３Ｖで
あり、そのベース・エミッタ接合は順方向にバイアスさ
れていないので、このトランジスタはオフである。従っ
てトランジスタＱ１が導通する。入力Ｂは−０，８Ｖで
あり、トランジスタＱＲＩのベースは−１，１ｖである
から、トランジスタＱＲＩは、導通ずるのに充分な程度
のベース・エミッタ間電圧を持っていない。従って、ト
ランジスタＱ１、Ｑ２は導通し、そのコレクタを通して
電流が流れる。この電流が、トランジスタＱ１のコレク
タに接続した抵抗器を順方向にバイアスするのに充分な
大きさであれば、そのコレクタに接続したダイオードＤ
１は順方向にバイアスして約−０，６Ｖの電圧にＶをク
ランプする。
は低くなる。トランジスタＱＲのベースは−０，３Ｖで
あり、そのベース・エミッタ接合は順方向にバイアスさ
れていないので、このトランジスタはオフである。従っ
てトランジスタＱ１が導通する。入力Ｂは−０，８Ｖで
あり、トランジスタＱＲＩのベースは−１，１ｖである
から、トランジスタＱＲＩは、導通ずるのに充分な程度
のベース・エミッタ間電圧を持っていない。従って、ト
ランジスタＱ１、Ｑ２は導通し、そのコレクタを通して
電流が流れる。この電流が、トランジスタＱ１のコレク
タに接続した抵抗器を順方向にバイアスするのに充分な
大きさであれば、そのコレクタに接続したダイオードＤ
１は順方向にバイアスして約−０，６Ｖの電圧にＶをク
ランプする。
入力Ａが低く （−０，６Ｖ） 、入力Ｂが高（−０
，８■）ければ、トランジスタＱ１はオフでトランジス
タＱＲはトランジスタＱ２を通して導通する。
，８■）ければ、トランジスタＱ１はオフでトランジス
タＱＲはトランジスタＱ２を通して導通する。
この時、トランジスタＱＲのコレクタは−０，６Ｖにク
ランプされる。
ランプされる。
若しＢ入力が低（−１，４Ｖ）ければ、トランジスタＱ
２はオフになる。従って、入力Ａの状態とは無関係に、
トランジスタＱ２には電流は流れない。従って、電流は
トランジスタＱＲＩを通して流れなければならず、トラ
ンジスタＱＲのコレクタに接続されたダイオードＤ２に
より同トランジスタのコレクタを−０，６Ｖにクランプ
する。従って、ＡＮＤゲートの出力（Ｙ出力）は低い。
２はオフになる。従って、入力Ａの状態とは無関係に、
トランジスタＱ２には電流は流れない。従って、電流は
トランジスタＱＲＩを通して流れなければならず、トラ
ンジスタＱＲのコレクタに接続されたダイオードＤ２に
より同トランジスタのコレクタを−０，６Ｖにクランプ
する。従って、ＡＮＤゲートの出力（Ｙ出力）は低い。
第４図に示されている本発明の第４実施例は、例えば第
１図のダイオードＤ１、Ｄ２、ＤＲの全てが同じ材料で
ある場合に生じる問題が克服するものである。その問題
とは、すなわち、第１図の回路において上記のダイオー
ドが同一である場合には、トランジスタＱｌがオンにな
ると共にトランジスタＱＲがオフになるべき時にトラン
ジスタＱｌが完全にはオンにならず且つトランジスタＱ
Ｒが完全にはオフにならないという難事がしばしば起る
とういう問題である。この問題を解決するために、直列
抵抗ＲＡ、ＲＢから成る分圧回路がダイオードＤＲの両
端間に配置されており、トランジスタＱＲは、そのベー
ス電圧を、抵抗器ＲＡ、ＲＢを結ぶ分圧回路接続点から
受取る。ダイオードＤＲの両端間の電圧は一定であり、
抵抗器ＲＢに対するＲＡＯ比を一定にすることができる
ので、トランジスタＱＲのベースへの駆動電流を調節し
て、トランジスタがどの程度オフになり難いか測定する
ことができる。
１図のダイオードＤ１、Ｄ２、ＤＲの全てが同じ材料で
ある場合に生じる問題が克服するものである。その問題
とは、すなわち、第１図の回路において上記のダイオー
ドが同一である場合には、トランジスタＱｌがオンにな
ると共にトランジスタＱＲがオフになるべき時にトラン
ジスタＱｌが完全にはオンにならず且つトランジスタＱ
Ｒが完全にはオフにならないという難事がしばしば起る
とういう問題である。この問題を解決するために、直列
抵抗ＲＡ、ＲＢから成る分圧回路がダイオードＤＲの両
端間に配置されており、トランジスタＱＲは、そのベー
ス電圧を、抵抗器ＲＡ、ＲＢを結ぶ分圧回路接続点から
受取る。ダイオードＤＲの両端間の電圧は一定であり、
抵抗器ＲＢに対するＲＡＯ比を一定にすることができる
ので、トランジスタＱＲのベースへの駆動電流を調節し
て、トランジスタがどの程度オフになり難いか測定する
ことができる。
以上から判るように、従来技術のＥＣＬ回路に比べて比
較的に少数の構成要素を有し・ショットキー・ダイオー
ド及び抵抗器から成る単純なバイアス印加回路網で作動
し、しかも従来技術のＳＴＬ回路と略々間等の速度を有
する単純な回路が提供されている。
較的に少数の構成要素を有し・ショットキー・ダイオー
ド及び抵抗器から成る単純なバイアス印加回路網で作動
し、しかも従来技術のＳＴＬ回路と略々間等の速度を有
する単純な回路が提供されている。
特定の好適な実施例に関して本発明の説明をしたが、当
業者は多様な変形や修正に容易に想到することであろう
。従って、特許請求の範囲の欄の記載内容は、従来技術
に鑑みてその全ての変形や修正を含むように、できるだ
け広く解釈されるべきである。
業者は多様な変形や修正に容易に想到することであろう
。従って、特許請求の範囲の欄の記載内容は、従来技術
に鑑みてその全ての変形や修正を含むように、できるだ
け広く解釈されるべきである。
以上の記載に関連して以下の各項を開示する。
（１） ｔａ） 電子収集電極と、制御電極と、共通
電子放出電極とを有する第１及び第２の半導体装置と、
（ｂｌ 前記電子放出電極に接続された電圧源と、（
Ｃ） 前記電子収集電極に接続された基準電圧源と、 （ｄｌ ショットキー・ダイオードと、これと直列の
第１抵抗器とを含み、前記電圧源と前記基準電圧源との
間に接続されたスレショルド電圧設定手段とから成って
おり、前記ショットキー・ダイオードと前記第１抵抗器
との接合点は前記第１半導体装置の前記制御電極に接続
されていることを特徴とする論理回路。
電子放出電極とを有する第１及び第２の半導体装置と、
（ｂｌ 前記電子放出電極に接続された電圧源と、（
Ｃ） 前記電子収集電極に接続された基準電圧源と、 （ｄｌ ショットキー・ダイオードと、これと直列の
第１抵抗器とを含み、前記電圧源と前記基準電圧源との
間に接続されたスレショルド電圧設定手段とから成って
おり、前記ショットキー・ダイオードと前記第１抵抗器
との接合点は前記第１半導体装置の前記制御電極に接続
されていることを特徴とする論理回路。
（２）前記共通電子放出電極と前記電圧源との間に接続
された第２抵抗器を含む前記（１）項記載の論理回路。
された第２抵抗器を含む前記（１）項記載の論理回路。
（３）前記基準電圧源と、前記電子収集電極の１つとの
間に接続された、並列接続された第２ダイオードと第３
抵抗器との組合せを更に含み、前記第２ダイオードは、
前記第３抵抗器にかかる最大電圧を設定する前記第（１
１項記載の論理回路。
間に接続された、並列接続された第２ダイオードと第３
抵抗器との組合せを更に含み、前記第２ダイオードは、
前記第３抵抗器にかかる最大電圧を設定する前記第（１
１項記載の論理回路。
（４）前記基準電圧源と、前記電子収集電極の１つとの
間に接続された、並列接続された第２ダイオードと第３
抵抗器との組合せを更に含み、前記第２ダイオードは、
前記第３抵抗器にかかる最大電圧を設定する前記第（２
）項記載の論理回路。
間に接続された、並列接続された第２ダイオードと第３
抵抗器との組合せを更に含み、前記第２ダイオードは、
前記第３抵抗器にかかる最大電圧を設定する前記第（２
）項記載の論理回路。
（５）前記第２ダイオードはケイ化プラチナから成る前
記第（３）項記載の論理回路。
記第（３）項記載の論理回路。
（６）前記第２ダイオードはケイ化プラチナから成る前
記第（４）項記載の論理回路。
記第（４）項記載の論理回路。
（７）前記半導体装置はＮＰＮ Ｉ−ランジスタであり
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第（１１項記載の論理回路。
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第（１１項記載の論理回路。
（８）前記半導体装置はＮＰＮ）ランジスタであり・前
記電圧源は、前記基準電圧源に対して負電圧源である前
記第（２）項記載の論理回路。
記電圧源は、前記基準電圧源に対して負電圧源である前
記第（２）項記載の論理回路。
（９）前記半導体装置はＮＰＮ）ランジスタであり、前
記電圧源は、前記基準電圧源に対して負電圧源である前
記第（３）項記載の論理回路。
記電圧源は、前記基準電圧源に対して負電圧源である前
記第（３）項記載の論理回路。
（１０）前記半導体装置はＮＰＮＩ−ランジスタであり
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第（４）項記載の論理回路。
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第（４）項記載の論理回路。
（１１）前記半導体装置はＮＰＮ トランジスタであり
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第（５）項記載の論理回路。
、前記電圧源は、前記基準電圧源に対して負電圧源であ
る前記第（５）項記載の論理回路。
（１２） 前記半導体装置はＮＰＮ ）ランジスタで
あり、前記電圧源は、前記基準電圧源に対して負電圧源
である前記第（６）項記載の論理回路。
あり、前記電圧源は、前記基準電圧源に対して負電圧源
である前記第（６）項記載の論理回路。
（１３）前記ショットキー・ダイオードと前記第１抵抗
器との間に接続された他のダイオードと、前記第１抵抗
器と前記他のダイオードとの接合点は前記第１半導体装
置の制御電極に接続されているという事と、前記第２半
導体装置の前記制御電極に接続された電子放出電極を有
する第３半導体装置と、前記電圧源と前記第２半導体装
置の前記制御電極との間に接続された抵抗器と、前記第
３半導体装置の制御電極と前記基準電圧源との間に接続
された抵抗器と、前記第３半導体装置の前記電子収集電
極は前記基準電圧源に接続されている事と、を更に含む
前記第（４）項記載の論理回路。
器との間に接続された他のダイオードと、前記第１抵抗
器と前記他のダイオードとの接合点は前記第１半導体装
置の制御電極に接続されているという事と、前記第２半
導体装置の前記制御電極に接続された電子放出電極を有
する第３半導体装置と、前記電圧源と前記第２半導体装
置の前記制御電極との間に接続された抵抗器と、前記第
３半導体装置の制御電極と前記基準電圧源との間に接続
された抵抗器と、前記第３半導体装置の前記電子収集電
極は前記基準電圧源に接続されている事と、を更に含む
前記第（４）項記載の論理回路。
（１４） 前記ショットキー・ダイオードと前記第１
抵抗器との間に接続された他のダイオードと、前記第１
抵抗器と前記他のダイオードとの接合点は前記第１半導
体装置の制御電極に接続されているという事と、前記第
２半導体装置の制御電極に接続された電子放出電極を有
する第３半導体装置と、前記電圧源と前記第２半導体装
置の前記制御電極との間に°接続された抵抗器と、前記
第３半導体装置の制御電極と前記基準電圧源との間に接
続された抵抗器と、前記第３半導体装置の前記電子収集
電極は前記基準電圧源に接続されている事と、を更に含
む前記第（５）項記載の論理回路。
抵抗器との間に接続された他のダイオードと、前記第１
抵抗器と前記他のダイオードとの接合点は前記第１半導
体装置の制御電極に接続されているという事と、前記第
２半導体装置の制御電極に接続された電子放出電極を有
する第３半導体装置と、前記電圧源と前記第２半導体装
置の前記制御電極との間に°接続された抵抗器と、前記
第３半導体装置の制御電極と前記基準電圧源との間に接
続された抵抗器と、前記第３半導体装置の前記電子収集
電極は前記基準電圧源に接続されている事と、を更に含
む前記第（５）項記載の論理回路。
（１５）前記ショットキー・ダイオードと前記第１抵抗
器との間に接続された他のダイオードと、前記第１抵抗
器と前記他のダイオードとの接合点は前記第１半導体装
置の制御電極に接続されているという事と、前記第２半
導体装置の前記制御電極に接続された電子放出電極を有
する第３半導体装置と、前記電圧源と前記第２半導体装
置の前記制御電極との間に接続された抵抗器と、前記第
３半導体装置の制御電極と前記基準電圧源との間に接続
された抵抗器と、前記第３半導体装置の前記電子収集電
極は前記基準電圧源に接続されている事と、を更に含む
前記第（６）項記載の論理回路。
器との間に接続された他のダイオードと、前記第１抵抗
器と前記他のダイオードとの接合点は前記第１半導体装
置の制御電極に接続されているという事と、前記第２半
導体装置の前記制御電極に接続された電子放出電極を有
する第３半導体装置と、前記電圧源と前記第２半導体装
置の前記制御電極との間に接続された抵抗器と、前記第
３半導体装置の制御電極と前記基準電圧源との間に接続
された抵抗器と、前記第３半導体装置の前記電子収集電
極は前記基準電圧源に接続されている事と、を更に含む
前記第（６）項記載の論理回路。
（１６）共通電子放出電極、電子収集電極、及び制御電
極を各々有する第３及び第４半導体装置と、前記第１及
び第２半導体装置の前記電子放出電極は前記第３半導体
装置の電子収集電極に接続されているという事と、前記
第３及び第４半導体装置の前記電子放出電極は前記第２
抵抗器に接続され、前記第４半導体装置の電子収集電極
は前記第１半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第１
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第１半導体装置の制御電極に接続され、前記他の
ダイオードと前記第１抵抗器との接合点は前記第３半導
体装置の制御電極に接続されている事と、を更に含む前
記第（４）項記載の論理回路。
極を各々有する第３及び第４半導体装置と、前記第１及
び第２半導体装置の前記電子放出電極は前記第３半導体
装置の電子収集電極に接続されているという事と、前記
第３及び第４半導体装置の前記電子放出電極は前記第２
抵抗器に接続され、前記第４半導体装置の電子収集電極
は前記第１半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第１
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第１半導体装置の制御電極に接続され、前記他の
ダイオードと前記第１抵抗器との接合点は前記第３半導
体装置の制御電極に接続されている事と、を更に含む前
記第（４）項記載の論理回路。
（１７）共通電子放出電極、電子収集電極、及び制御電
極を各々有する第３及び第４半導体装置と、前記第１及
び第２半導体装置の前記電子放出電極は前記第３半導体
装置の電子収集電極に接続されているという事と、前記
第３及び第４半導体装置の前記電子放出電極は前記第２
抵抗器に接続され、前記第４半導体装置の電子収集電極
は前記第１半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第１
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第１半導体装置の制御電極に接続され、前記他の
ダイオードと前記第１抵抗器との接合点は前記第３半導
体装置の制御電極に接続されている事と、を更に含む前
記第（５）項記載の論理回路。
極を各々有する第３及び第４半導体装置と、前記第１及
び第２半導体装置の前記電子放出電極は前記第３半導体
装置の電子収集電極に接続されているという事と、前記
第３及び第４半導体装置の前記電子放出電極は前記第２
抵抗器に接続され、前記第４半導体装置の電子収集電極
は前記第１半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第１
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第１半導体装置の制御電極に接続され、前記他の
ダイオードと前記第１抵抗器との接合点は前記第３半導
体装置の制御電極に接続されている事と、を更に含む前
記第（５）項記載の論理回路。
（１７）共通電子放出電極、電子収集電極、及び制御電
極を各々有する第３及び第４半導体装置と、前記第１及
び第２半導体装置の前記電子放出電極は前記第３半導体
装置の電子収集電極に接続されているという事と、前記
第３及び第４半導体装置の前記電子放出電極は前記第２
抵抗器に接続され、前記第４半導体装置の電子収集電極
は前記第１半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第１
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第１半導体装置の制御電極に接続され、前記他の
ダイオードと前記第１抵抗器との接合点は前記第３半導
体装置の制御電極に接続されている事と、を更に含む前
記第（６）項記載の論理回路。
極を各々有する第３及び第４半導体装置と、前記第１及
び第２半導体装置の前記電子放出電極は前記第３半導体
装置の電子収集電極に接続されているという事と、前記
第３及び第４半導体装置の前記電子放出電極は前記第２
抵抗器に接続され、前記第４半導体装置の電子収集電極
は前記第１半導体装置の電子収集電極に接続されている
という事と、前記ショットキー・ダイオードと前記第１
抵抗器との間に接続された他のダイオードと、前記ショ
ットキー・ダイオードと前記他のダイオードとの接合点
は前記第１半導体装置の制御電極に接続され、前記他の
ダイオードと前記第１抵抗器との接合点は前記第３半導
体装置の制御電極に接続されている事と、を更に含む前
記第（６）項記載の論理回路。
（１９）（ａ） 電子収集電極、制御電極、及び共通
電子放出電極を有する第１及び第２半導体装置と、（ｂ
） 前記電子放出電極に接続された電圧源と、（Ｃ）
前記電子収集電極に接続された基準電圧源と、 （ｄ） ショットキー・ダイオードと、これと直列の
第１抵抗器と、前記ショットキー・ダイオードと前記第
１抵抗器との間に接続された分圧回路とを含み、前記電
圧源と前記基準電圧源との間に接続されたスレショルド
電圧設定手段とから成り、前記分圧回路は前記第１半導
体装置の前記制御電極に接続されていることを特徴とす
る論理回路。
電子放出電極を有する第１及び第２半導体装置と、（ｂ
） 前記電子放出電極に接続された電圧源と、（Ｃ）
前記電子収集電極に接続された基準電圧源と、 （ｄ） ショットキー・ダイオードと、これと直列の
第１抵抗器と、前記ショットキー・ダイオードと前記第
１抵抗器との間に接続された分圧回路とを含み、前記電
圧源と前記基準電圧源との間に接続されたスレショルド
電圧設定手段とから成り、前記分圧回路は前記第１半導
体装置の前記制御電極に接続されていることを特徴とす
る論理回路。
（２０） 前記共通電子放出電極と前記電圧源との間
に接続された第２抵抗器を更に含む前記第（１９）項記
載の論理回路。
に接続された第２抵抗器を更に含む前記第（１９）項記
載の論理回路。
（２１） 前記基準電圧源と、前記電子収集電極の１
つとの間に接続された、並列接続の第２ダイオードと第
３抵抗器との組合せを更に含んでおり、前記第２ダイオ
ードは、前記第３抵抗器にかかる最大電圧を設定する前
記第（１９）項記載の論理回路。
つとの間に接続された、並列接続の第２ダイオードと第
３抵抗器との組合せを更に含んでおり、前記第２ダイオ
ードは、前記第３抵抗器にかかる最大電圧を設定する前
記第（１９）項記載の論理回路。
（２２）前記基準電圧源と、前記電子収集電極の１つと
の間に接続された、並列接続の第２ダイオードと第３抵
抗器との組合せを更に含んでおり、前記第２ダイオード
は、前記第３抵抗器にかかる最大電圧を設定する前記第
（２０）項記載の論理回路。
の間に接続された、並列接続の第２ダイオードと第３抵
抗器との組合せを更に含んでおり、前記第２ダイオード
は、前記第３抵抗器にかかる最大電圧を設定する前記第
（２０）項記載の論理回路。
なお、本願の開示内容の要約を以下に記載する。
すなわち、本願は論理回路に関連するものであり、この
回路においては、ＥＣＬ回路の電圧調整器（これは抵抗
比を利用するものであるが、その値を半導体回路形成時
に制御することは困難である）を一連のダイオード（そ
の面積を半導体製造時に制御することは非常に筒車であ
る）で置換してトランジスタのスレショルドを設定して
いる。
回路においては、ＥＣＬ回路の電圧調整器（これは抵抗
比を利用するものであるが、その値を半導体回路形成時
に制御することは困難である）を一連のダイオード（そ
の面積を半導体製造時に制御することは非常に筒車であ
る）で置換してトランジスタのスレショルドを設定して
いる。
電流が２倍に（又は２に）変化する毎にダイオードは約
１８ｍＶ変化するに過ぎないから、ダイオード電圧比は
非常に制御し易い。従って、５ｍＶ及び１０ｍＶの増分
で容易に設定することができるが、ここでは、この処置
を採用している。基本実施例のＯＲ／ＮＯＲ動作に加え
て、基本回路を積重ね形式で用いてＡＮＤ／ＮＡＮＤ動
作を提供する実施例が開示されている。
１８ｍＶ変化するに過ぎないから、ダイオード電圧比は
非常に制御し易い。従って、５ｍＶ及び１０ｍＶの増分
で容易に設定することができるが、ここでは、この処置
を採用している。基本実施例のＯＲ／ＮＯＲ動作に加え
て、基本回路を積重ね形式で用いてＡＮＤ／ＮＡＮＤ動
作を提供する実施例が開示されている。
第１図は、本発明の第１実施例の論理回路の回路図であ
る。 第２図は、本発明の第２実施例の論理回路の回路図であ
る。 第３図は、本発明の第３実施例の論理回路の回路図であ
る。 第４図は、本発明の第４実施例の回路図である。 ＤＩ、Ｄ２、ＤＲ−・−ダイオード、 Ｑ １− Ｑ Ｒ−）−ランジスタ。 Ｆｔ’ｇ、 ／ Ｆｔ’ｇ−３
る。 第２図は、本発明の第２実施例の論理回路の回路図であ
る。 第３図は、本発明の第３実施例の論理回路の回路図であ
る。 第４図は、本発明の第４実施例の回路図である。 ＤＩ、Ｄ２、ＤＲ−・−ダイオード、 Ｑ １− Ｑ Ｒ−）−ランジスタ。 Ｆｔ’ｇ、 ／ Ｆｔ’ｇ−３
Claims (1)
- 【特許請求の範囲】 （ａ）電子収集電極と、制御電極と、共通電子放出電極
とを有する第１及び第２の半導体装置と、 （ｂ）前記電子放出電極に接続された電圧源と、 （ｃ）前記電子収集電極に接続された基準電圧源と、 （ｄ）ショットキー・ダイオードと、これと直列の第１
抵抗器とを含み、前記電圧源と前記基準電圧源との間に
接続されたスレショルド電圧設定手段とから成っており
、前記ショットキー・ダイオードと前記第１抵抗器との
接合点は前記第１半導体装置の前記制御電極に接続され
ていることを特徴とする論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/942,326 US4792706A (en) | 1986-12-16 | 1986-12-16 | ECL gates using diode-clamped loads and Schottky clamped reference bias |
| US942326 | 2004-09-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164713A true JPS63164713A (ja) | 1988-07-08 |
Family
ID=25477925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317302A Pending JPS63164713A (ja) | 1986-12-16 | 1987-12-15 | ショットキー電流モード論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4792706A (ja) |
| JP (1) | JPS63164713A (ja) |
| KR (1) | KR950015208B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574798B2 (ja) * | 1987-06-19 | 1997-01-22 | 株式会社日立製作所 | トランジスタ回路 |
| JPH01237807A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | 半導体集積回路装置 |
| US4876519A (en) * | 1989-01-23 | 1989-10-24 | National Semiconductor Corporation | High frequency ECL voltage controlled ring oscillator |
| DE69426713T2 (de) * | 1993-06-16 | 2001-09-06 | Koninklijke Philips Electronics N.V., Eindhoven | Integrierte Logikschaltung mit Logikgattern mit einem einzigen Eingang |
| US5786720A (en) * | 1994-09-22 | 1998-07-28 | Lsi Logic Corporation | 5 volt CMOS driver circuit for driving 3.3 volt line |
| GB2313725B (en) * | 1996-05-31 | 1998-04-08 | Ebrahim Bushehri | A circuit arrangement for a logic gate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236917A (ja) * | 1985-08-10 | 1987-02-17 | Nippon Gakki Seizo Kk | 集積回路装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7007842A (ja) * | 1969-06-09 | 1970-12-11 | ||
| US3569746A (en) * | 1970-02-06 | 1971-03-09 | Commissariat Energie Atomique | High speed nonsaturating logic circuit |
| FR2244262B1 (ja) * | 1973-09-13 | 1978-09-29 | Radiotechnique Compelec | |
| US4165470A (en) * | 1976-09-20 | 1979-08-21 | Honeywell Inc. | Logic gates with forward biased diode load impedences |
| US4488063A (en) * | 1979-11-19 | 1984-12-11 | Burroughs Corporation | EFL Latch merged with decoder-multiplexer |
| US4529894A (en) * | 1981-06-15 | 1985-07-16 | Ibm Corporation | Means for enhancing logic circuit performance |
| US4518876A (en) * | 1983-03-30 | 1985-05-21 | Advanced Micro Devices, Inc. | TTL-ECL Input translation with AND/NAND function |
| US4575647A (en) * | 1983-07-08 | 1986-03-11 | International Business Machines Corporation | Reference-regulated compensated current switch emitter-follower circuit |
| US4654824A (en) * | 1984-12-18 | 1987-03-31 | Advanced Micro Devices, Inc. | Emitter coupled logic bipolar memory cell |
-
1986
- 1986-12-16 US US06/942,326 patent/US4792706A/en not_active Expired - Lifetime
-
1987
- 1987-12-15 JP JP62317302A patent/JPS63164713A/ja active Pending
- 1987-12-15 KR KR1019870014307A patent/KR950015208B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236917A (ja) * | 1985-08-10 | 1987-02-17 | Nippon Gakki Seizo Kk | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950015208B1 (ko) | 1995-12-23 |
| US4792706A (en) | 1988-12-20 |
| KR880008538A (ko) | 1988-08-31 |
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