KR950015208B1 - 쇼트키 전류 모우드 논리 회로 - Google Patents

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Abstract

내용 없음.

Description

쇼트키 전류 모우드 논리 회로
제1도는 본 발명의 제1실시예에 따른 논리 회로의 회로도.
제2도는 본 발명의 제2실시예에 따른 논리 회로의 회로도.
제3도는 본 발명의 제3실시예에 따른 논리 회로의 회로도.
제4도는 본 발명의 제4실시예에 따른 논리 회로의 회로도.
* 도면의 주요부분에 대한 부호의 설명
D1,D2,DR1 : 다이오드 DR : 쇼트키 다이오드
R1,R2,R3,RA,RB,RR : 저항기 Q1 내지 QN,QB,QR,QR1,QR2 :트랜지스터
본 발명은 논리 회로에 관한 것으로, 특히 전류 모우드 논리를 이용하는 쇼트키(schottky) 논리 회로에 관한 것이다.
종래 기술의 논리 회로는 원하는 기능에 맞추어 소정의 방식으로 절충(trade-off)하여 설계된다. 예를들어, ECL(에미터 결합 논리) 회로는 고속이다. 그러나, 이 회로는 전류원에 대한 파라메터 정밀도와 안정도(이러한 정밀도와 안정도는 기준 전압의 형태로 제공됨.)가 커져야 한다는 단점을 가지고 있어, 비교적 많은 구성 부품을 필요로 하게 된다. 이 문제는 온도 변화에 따라 전압원도 특정한 방식으로 변화되어야 한다는 요구 조건으로 인해 더욱 복잡해진다. 또한, 이러한 ECL 회로는 통상적으로 약 4V 이상의 전원을 필요로 한다는 점에서 비교적 고전력 요구 조건을 가지고 있다. 한편, STL(쇼트키 트랜지스터 논리)형 회로는 서로 다른 쇼트키 다이오드 전압으로 인해 전압 스윙(swing)은 작으나, 매우 낮은 RCS 트랜지스터를 필요로 하므로 저전력 응용에 제한되고, 결국 동작 속도의 면에서 제한을 받게 된다. 그러므로, ECL 회로의 속도의 이점을 살리면서, 소수의 구성 부품 및 저전력을 사용하고 전압 스윙이 작으면서도 STL형 회로보다는 고속이고 높은 전력 구동 능력(power capability)을 갖도록 한 ECL 회로를 제공하는 것이 바람직하다.
본 발명에 따르면, 간단한 단일 회로에 의해 요구되는 전술한 특성을 제공하고 STL 보다 게이트(gate)당 전력 구동 능력이 높은 이점을 갖고 있는 새로운 형태의 ECL 회로가 제공된다. 따라서, 전압 스윙과 문턱 전압(thresholds)를 설정하기 위해 2가지 상이한 형태의 쇼트키 다이오드를 사용함으로써 고속화가 이루어지며, ECL 회로보다 적은 수의 구성 부품이 사용되게 된다. 그러므로, 전류원이 필요없게 되며, 기본회로에 있어서의 기준 전압은 단지 2개의 구성 부품, 즉 쇼트키 다이오드와 저항기만을 필요로 하게 된다.
간단하게 말하면, 본 발명에 따르면, 반도체 회로의 형성시에 값을 제어하기가 곤란한 저항비(resistor ratios)를 사용하는 ECL 회로의 전압 조절기를 트랜지스터의 문턱 전압을 설정하기 위한 상이한 형태의 일련의 쇼트키 다이오드로 대체되는데, 이 쇼트키 다이오드의 영역은 반도체 제조시에 상당히 용이하게 조절된다. 다이오드는 인수 2의 전류 변화마다 단지 약 18㎷만 변하기 때문에, 다이오드 전압비는 충분히 조절될 수 있다. 따라서, 문턱 전압은 5㎷ 및 10㎷ 증분으로 용이학 설정될 수 있는데, 이것이 바로 본 발명에서 사용되는 방법이다.
본 발명의 제1실시예에 따르면, 기준 전압은 약 300㎷의 순방향 전압 강하를 가지는 기준 다이오드인 티타늄 텅스텐(TiW)형의 쇼트키 다이오드를 저항기와 함께 사용하여 설정되고, 문턱 전압은 약 600㎷의 순방향 전압 강하를 가지는 플레티늄 실리사이드형 쇼트키 다이오드를 사용하여 설정되는데, 여기서 기준 전압은 기준 쇼트키 다이오드를 통과하는 전류량에 의해 설정되고, 이 전압은 전원 또는 전압원 양단의 분압 회로(voltage divider circuit)내의 저항기의 값에 의해 결정된다. 저항값이 크게 변화하여도 기준 쇼트키 다이오드 양단의 전압은 약간만 변화하므로, 저항값이 그리 중요하지 않게 되고, 따라서 회로마다 거의 일정하고 안정한 기준 전압을 유지하게 된다. 또한, 기준 전압원은 기준 다이오드가 그 순방향으로 사용되기 때문에 로우(low) 임피던스를 갖는다. 또한, 트랜지스터의 게이트를 구동시키기 위해 종래 기술의 ECL회로에 필요로 되는 전류원 대신에 제1도의 저항기(R3)가 사용된다. 쇼트키 플레티늄 실리사이드 다이오드(D1 및 D2)에서의 전류 밀도 대 기준 쇼트키 다이오드(DR)의 전류 밀도의 비율은 문턱 레벨을 조정하기 위해 장치를 제조하는 과정에서 조정될 수 있다.
본 발명의 제2실시예에 따르면, 제1실시예의 회로를 변경하여 회로 스택킹(stacking) 용도에 맞게 조정하기 위해 하이(high) 논리 레벨에서 로우(low) 논리 레벨로의 스위칭 동작을 제공할 수 있도록 한다. 이는 전원에 다이오드(DR1)양단의 추가의 다이오드 전압 강하를 더하고, QN의 베이스 회로에 추가의 트랜지스터를 더함으로써 이루어지는데, 여기서 이 추가의 트랜지스터의 베이스는 저항기를 통해 Vcc에 결합되고 에미터는 저항기를 통해 접지에 결합된다.
본 발명의 제3실시예에 따르면, 제1실시예의 기본 회로를 사용하여 AND/NAND 회로가 제공되는데, 이 실시예에서는 추가의 트랜지스터 레벨이 제1실시예의 트랜지스터쌍 아래에 스택킹되어 있다. 트랜지스터의 각각의 레벨에 대한 추가의 다이오드 레벨 전압 강하를 제공하도록 적당한 다이오드(DR1)이 전원에 배치된다.
본 발명의 제4실시예에 따르면, 트랜지스터(QR)에 대한 베이스 구동 전압이 분압기로부터 취해지도록 분압기가 제1도의 실시예의 다이오드(DR) 양단에 배치된다. 이 방법에서는, 다이오드(DR) 양단의 전압이 고정되어 있기 때문에, 트랜지스터(QR)에 대한 베이스 구동 전압은 이 트랜지스터가 부분적으로 온 상태(partial on condition)로 되는 것을 방지하기 위해 이 트랜지스터를 완전리 턴 오프(turn off)시키도록 고정된다.
제1도를 참조하면, 본 발명의 제1실시예의 회로도가 OR/NOR 논리 회로의 형태로 도시되어 있다. 이 회로는 부(-) 전압원(-Vcc) 및 기준 전위(접지) 양단에 직렬로 접속된, 약 300㎷의 순방향 전압 강하를 갖고 있는 티타늄 텅스텐 쇼트키 다이오드(DR) 및 저항기(RR)로 구성된 분압기 회로를 포함한다. 다이오드(DR) 및 저항기(RR)의 접점은 기준 NPN 트랜지스터(QR)(반도체 장치)의 제어 전극, 즉 베이스에 접속되고, 이 트랜지스터의 에미터(전자 방출 전극)는 저항기(R3)를 통해서 전원(-Vcc)에 접속된다. 저항기(R2) 및 플레티늄 실리사이드 쇼트키 다이오드(D2)는 접지와 트랜지스터(QR)의 콜렉터(전자 집진 전극) 사이에 병렬로 접속된다. 다수의 NPN 트랜지스터(Q1 내지 QN)은 병렬로 접속되는데, 이 트랜지스터들의 각각의 에미터는 저항기(R3)를 통해 전압원( -Vcc)에 접속되고, 각각의 콜렉터는 쇼트키 플레티늄 실시사이드 다이오드(D1) 및 저항기 (R1)로 구성된 병렬 접속 회로를 통해 접지에 접속된다. 다이오드(D1 및 D2)는 약 600㎷의 순방향 전압 강하를 갖고 있다. 동일한 형태의 다이오드를 사용하고 이 다이오드의 전류 밀도를 조정함으로써, 전압 스윙은 상당히 작게 될 수 있다. 이는 트랜지스터(Q1 내지 QN)의 베이스에 약 600㎷의 전압 스윙을 제공하는데, 이는 저속이기는 하나 노이즈에 영향을 받지 않도록 해준다. 트랜지스터(Q1 내지 QN)의 베이스는(A…N)으로 표시되어 있다. NOR 출력은 트랜지스터(QN)의 콜렉터로 부터 취하고, OR 출력은 트랜지스터(QR)의 콜렉터로부터 취한다.
입력(A 내지 N)의 문턱 전압은 다이오드(DR)의 전압 강하 및 트랜지스터(QR)에 의해 설정된다. 게이트의 출력 전압 스윙은 다이오드(DR)의 전압 강하가 출력의 전압 스윙보다 작은 경우에, 전술한 바와 같이 다이오드(DR)에 대한 다이오드(D1 및 D2)의 전류 밀도나 또는 저항비(R1 : R3 또는 R2 : R3) 및 Vcc에 의해 설정되어, 게이트가 OR/NOR 기능을 실행한다 다이오드(D1 및 D2)는 약 2 : 1의 비율로 다이오드(DR) 양단에 제공된 것보다 상당히 큰 전압 강하를 갖도록 설계된다.
그러므로, 트랜지스터(QA 내지 QN)중 하나의 트랜지스터(N이라 가정)가 그 입력을 하이 상태(약 0V)로 되게 함으로써 턴온되는 경우에, 다이오드(D1)과 저항기(R1)은 도통 상태로 되고, 저항기(R1)의 양단에 걸린 전압이 다이오드(D1) 양단이 전압 강하로 클램핑(clamping)된다[저항기(R1)의 값은 다이오드(D1)을 통하여 소정의 전류를 흐르게 할 만큼 충분히 높다고 가정한다]. 이로 인해 저항기(R1 내지 R3)값의 비가 중요하지 않게 되는데, ECL 논리 회로의 경우에는 그렇지 않다. 따라서, 저항기(R3)을 흐르는 모든 전류는 트랜지스터(QN)을 통해 인입되고, 트랜지스터(QR)은 약 0.5V의 베이스-에미터 양단 전압 강하로 인해 오프된다. 이로 인해 트랜지스터(QR)의 콜렉터 전압이 약 0V로 풀업(pull up)되어, OR 출력에 논리 하이 레벨을 제공하고 트랜지스터(QN)의 콜렉터 또는 NOR 출력에 논리 로우 레벨(약 -0.6V)를 제공하게 된다.
이제, 입력(A 내지 N)이 로우 상태라고 가정하면, 트랜지스터(Q1 내지 QN)의베이스는 로우 상태로 되고 그 콜렉터는 비도통 상태로 된다. ECL이기준 전압 주위에서 스윙하고 기준 전압은 다이오드(DR)에 의해 설정되기 때문에 기준 레벨은 다이오드(DR)의 캐소드에서 약 -0.3V로 되며, 입력에서의 로우 레벨은 약 -0.6V로 되고, 입력에서의 하이 레벨은 약 0V로 된다. 입력이 -0.6V인 경우에, 저항기(R3) 양단의 전압은 가능한 한 높은 전압으로 하이 상태로 되고 트랜지스터(QR)은 저항기(R3)를 풀업시키도록 도통상태로 된다. 트랜지스터(QR)이 저항기(R3)를 통하여 트랜지스터(Q1 내지 QN)보다 많은 전류를 도통시킬 수 있기 때문에, 트랜지스터(Q1 내지 QN)은 오프된다. 따라서, 트랜지스터(Q1 내지 QN)의 콜렉터가 비도통 상태로 되고, NOR 출력에 하이 신호를 제공하며, 저항기(R1)은 NOR 출력을 0V(접지)로 풀업시킨다. OR 출력은 온 상태로 있는 트랜지스터(QR)의콜렉터에 접속된다. 이 온 상태는 NOR 출력이 -0.6V의 로우 레벨로 되게 하는 다이오드(D2)에 의해 클램핑된다. 이는 어떤 저항비와도 무관하다. 이 회로에서의 주요한 관심 거리는 다이오드(D1 및 D2) 양단의 전압차, 즉 트랜지스터(QR) 및 트랜지스터(Q1 내지 QN)의 문턱 전압을 설정하는데 필요하게 되는 전압차이다. 또한, 저항기(R3)이 순바이어스 다이오드(D2)에 충분한 전류를 제공하도록 충분히 낮은 값이어야 하는데, 이를 위해서는 저항기(R2)가 순바이어스 다이오드(D2)에 충분한 전류를 제공해야 한다.
또한, 전술한 제1도의 회로는 저항기(R1 및 R2)를 제거하여도 만족스럽게 동작하는 것으로 나타났는데, 이때 전압 스윙은 600㎷ 범위에서 약 100㎷ 범위로 감소하게 된다. 이는 동작 속도를 증가시킨다. 이러한 각각의 실시예들에서의 주요 특징은 문턱 전압이 종래 기술에서와 같이 저항비 및 에미터비 및 밴드 갭(band gap) 조절기에 의하지 않고 다이오드에 의해 모두 설정된다는 것이다. 이로 인해 문턱 전압을 매우 양호하게 조절할 수 있게 된다.
제2도를 참조하면, 하이 논리 레벨에서 로우 논리 레벨로 스위칭할때 버퍼(buffer)를 사용하는 상태가 도시되어 있다 논리 레벨은 스택킹 용도로 그리고 버퍼 출력 구동기용으로 쉬프트될 수 있다. 이 회로는 제1도의 회로와 동일하나, 추가의 다이오드(DR1) , 저항기(RB 및 RB1) 및 트랜지스터(QB)를 추가한 점과, Q1(도시하지 않음) 내지 QN 및 QR의 베이스 전압 레벨이 다이오드(DR1)으로 인해 0.8V 만큼 하향 쉬프트된다는 점이 제1도의 회로와 다르다. 따라서, 다이오드(DR1)은 하이 레벨 기준 또는 하나의 다이오드 전압 강하에서 로우 레벨 기준 또는 2개의 다이오드 전압 강하로 변경하기 위해 추가된다. 저항기(RB) 및 트랜지스터(QB)의 베이스는 이전의 게이트 NOR 또는 OR 출력에 접속될 수 있다. 저항기(RB), 트랜지스터(QB) 및 저항기(RB1)은 고전류 버퍼를 형성한다. 그러므로, 전단(prior stage)의 출력 저항기[제1도의 저항기(R1 또는 R2)]로 될 수 있는 저항기(RB)가 필요없게 된다. 트랜지스터(QB)의 에미터 전압이 정상적인 출력 스윙보다 1Vbe 적기 때문에, 트랜지스터(QR)의 게이트의 문턱 전압은 1Vbe 만큼 낮아져야 한다. 다이오드(DR1)은 이 기능을 실행한다. 그러므로, 제2도의 게이트는 버퍼 레벨(buffered level)에서 정상 레벨로 논리 레벨을 변환시킨다.
제3도를 참조하면서, 전술한 바와 같은 원리를 사용하는 AND/NAND형 회로가 되시되어 있다. 이 회로는 제1도의 실시예와 동일하게 다이오드(D1 및 D2) 및 저항기 (R1 및 R2)와 함께 트랜지스터(Q1 및 QR)를 포함한다. 또한, 이 도면에는 제1도의 실시예와 동일한 기능을 실행하는 다이오드(DR) 및 저항기(RR)도 도시되어 있다. AND 기능을 실행하는데 필요한 추가 회로는 저항기(R3)를 통해서 트랜지스터(Q1과 QR)의 에미터들과 전원 전압(-Vcc) 사이에 결합된 트랜지스터(Q2), 다이오드(D2)의 캐소드와 저항기(R3) 사이에 결합되는 트랜지스터(QR1) 및 다이오드(DR) 및 저항기(RR)과 직렬로 접속되고 트랜지스터(QR1)에 문턱 전압을 제공하는 플레티늄 실리사이드 다이오드(DR1)이다. 하나의 게이트가 온 상태이고 다른 게이트가 오프 상태일 때 게이트의 포화를 방지하기 위하여, 트랜지스터(Q2 및 QR1)으로 구성된 B레벨은 전형적으로 트랜지스터(Q1 및 QR) 보다 1Vbe 낮은 문턱 전압을 갖고 있는데, 이는 다이오드(DR1)을 추가함으로써 얻어진다. Y 및 Y에서 취한 출력은 각각 AND/NAND 기능을 제공한다. 또한, 이러한 다이오드 및 트랜지스터 셋트는 추가의 논리 레벨을 제공하기 위해 제3도에 도시한 방법으로 스택킹될 수 있다. 스택킹의 양은 Vcc의 값 및 트랜지스터 브레이크다운(breakdown) 전압에 의해 제한된다.
동작시, 제3도의 입력(A와 B)가 하이 상태인 경우에, 입력(A)는 0V로 되고 입력(B)는 -0.8V로 된다. 이것은 트랜지스터(Q1 및 Q2)가 도통 상태로 되게 하여, Y 출력이 로우 상태로 되게 한다. 트랜지스터(QR)의 베이스는 -0.3V로 되고, 이 트랜지스터는 그 베이스-애미터 접합부가 순방향으로 바이어스되지 않기 때문에 오프된다. 그러므로, 트랜지스터(Q1)이 도통 상태로 된다. 입력(B)가 -0.8V이고 트랜지스터(QR1)의 베이스가 -1.1V이기 때문에, 트랜지스터(QR1)은 도통되기에 충분한 베이스-에미터 전압을 갖지 못하게 된다. 따라서, 트랜지스터(Q1 및 Q2)는 도통 상태로 되고, 그 콜렉터를 통해 전류가 흐르게 된다. 전류가 트랜지스터(Q1)의 콜렉터에 있는 저항기(R1)을 순방향으로 바이어스시킬 정도로 충분히 큰 경우에, 이 콜렉터에 있는 다이오드(D1)은 순방향으로 바이어스되고 Y를 약 -0.6V의 전압으로 클램핑시킨다.
입력(A)가 로우(-0.6V) 상태이고 입력(B)가 하이(-0.8V) 상태인 경우에, 트랜지스터(Q1)은 오프되고 트랜지스터(QR)은 트랜지스터(Q2)를 통해 도통 상태로 된다. 그 다음, 트랜지스터(QR)의 콜렉터는 -0.6V로 클램핑된다.
입력(B)가 로우(-1.4V) 상태인 경우에, 트랜지스터(Q2)는 오프된다. 그러므로, 입력(A)의 상태에 관계없이, 트랜지스터(Q2)를 통해 전류가 흐를 수 없게 된다. 따라서, 전류는 트랜지스터(QR1)을 통해 흐르게 되어, 트랜지스터(QR)의 콜렉터를 그 콜렉터에 결합된 다이오드(D2)에 의해 -0.6V로 클램핑시키게된다. 그러므로, Y출력인 AND 게이트의 출력은 로우 상태로 된다.
제4도에 도시한 바와 같은 본 발명의 제4실시예에 따르면, 예를 들어 제1도의 모든 다이오드(D1,D2 및 DR)이 동일한 물질로 되어 있는 경우에 존재하는 문제점이 극복된다. 이 문제점은 동일한 다이오드들로 되어 있는 제1도의 회로의 경우, 트랜지스터(Q1)이 턴온되고 트랜지스터(QR)이 턴오프될 때, 트랜지스터(Q1)이 완전히 턴온(turn on)되지 않고 트랜지스터(QR)이 완전히 턴오프되지 않는다는 단점이 있다는 것이다. 이 문제점을 해결하기 위하여, 직렬 저항기(RA 및 RB)로 구성된 분압기 회로를 다이오드(DR) 양단에 배치하고, 트랜지스터(QR)이 저항기(RA 및 RB)를 잇는 분압기 노드(node)로부터 베이스 전압을 수신하도록 한다. 다이오드(DR) 양단의 전압이 고정되어 있고 저항기(RA,RB)의 비가 고정될 수 있기 때문에, 트랜지스터(QR)의 베이스 구동 전류는 트랜지스터(QR)이 어떻게 턴 오프되는지를 결정하기 위하여 조정될 수 있다(the drive current to the base of transistor QR can be adjusted to determine how hard transistor QR will turn off).
전기 설명으로부터, 종래 기술의 ECL 회로에 비해 비교적 적은 구성 부품을 갖고 있고, 쇼트키 다이오드 및 저항기로 구성된 간단한 바이어스 회로망으로 동작되며, 종래 기술의 STL 회로와 거의 동일한 속도를 갖고 있는 간단한 회로가 제공된다는 것을 알 수 있다.
지금까지 본 발명의 특정한 바람직한 실시예에 관련하여 기술하였지만, 본 분야에 숙련된 기술자들이라면 본 발명의 실시예들을 다양하게 변형시킬 수 있을 것이다. 그러므로, 첨부된 특허 청구의 범위는 이러한 모든 변형을 포함하는 것으로서, 종래 기술을 벗어나는 범위에서 가능한 한 광범위하게 해석되어야 할 것이다.

Claims (19)

  1. (a) 콜렉터 전극, 제어 전극 및 공통 노드에 접속되어 있는 에미터 전극을 구비하는 제1 및 제2반도체 장치(QR,Q1), (b) 상기 에미터 전극들에 결합되어 있는 전압원, (c) 상기 콜렉터 전극들에 결합되어 있는 기준 전압원, (d) 상기 전압원과 상기 기준 전압원 양단에 결합되어 있으며 제1쇼트키 다이오드(DR) 및 이와 직렬로 접속된 제1저항기(RR)을 포함하는 문턱 전압 설정 수단으로서, 상기 제1쇼트키 다이오드(DR)와 상기 제1저항기(RR) 간의 접점이 상기 제1반도체 장치(QR)의 제어 전극에 결합되어 있어, 문턱 전압(threshold voltage)을 상기 제1쇼트키 다이오드(DR)의 순바이어스 전압과 동일하게 맞추기 위한 문턱 전압 설정 수단, (e) 상기 제2반도체 장치(Q1)의 제어 전극에 접속된 논리 신호 입력 수단, (f) 상기 반도체 장치(QR, Q1)중 하나의 반도체 장치의 콜렉터 전극에 접속된 제1출력 수단, 및 (g) 상기 제1출력 수단의 하이 출력 레벨 및 로우 출력 레벨을 설정하기 위한 것으로, 상기 제1출력 수단에 접속된 콜렉터와 상기 기준 전압원간에 결합되어 있는, 제2다이오드(D2) 및 제2저항기(R2)를 병렬로 접속한 병렬 접속 결합부(parallel connected combination)를 포함하고 있어, 상기 하이 출력 레벨과 로우 출력 레벨 간의 차이가 상기 제2다이오드(D2)의 순바이어스 전압과 동일하도록 하기 위한 제1레벨 설정 수단을 포함하는 것을 특징으로 하는 논리 회로.
  2. 제1항에 있어서, (h) 상기 반도체 장치중 상기 하나의 반도체 장치와는 다른 반도체 장치의 콜렉터 전극에 접속되어 상기 제1출력과 상보 관계에 있는 출력을 제공하기 위한 제2출력 수단, 및 (i) 사이 제2출력 수단의 하이 출력 레벨 및 로우 출력 레벨을 설정하기 위한 것으로, 상기 제2출력 수단에 접속된 콜렉터와 상기 기준 전압원간에 결합되어 있는, 제3다이오드(D1) 및 제3저항기(R1)을 병렬로 접속한 병렬 접속 결합부를 포함하고 있어, 상기 하이 출력 레벨과 로우 출력 레벨간의 차이가 상기 제3다이오드 (D1)의 순바이어스 전압과 동일하도록 하기 위한 제2레벨 설정수단을 더 포함하는 것을 특징으로 하는 논리 회로.
  3. 제2항에 있어서, 상기 공통으로 접속된 에미터 전극들과 상기 전압원간에 결합된 제4저항기(R3)를 더 포함하는 것을 특징으로 하는 논리 회로.
  4. 제1항에 있어서, 상기 제2다이오드(D2)의 순바이어스 전압은 상기 제1다이오드(DR)의 순바이어스 전압 보다 큰 것을 특징으로 하는 논리 회로.
  5. 제4항에 있어서, 상기 제2다이오드(D2)의 순바이어스 전압은 상기 제1다이오드(DR)의 순바이어스 전압의 약 2배인 것을 특징으로 하는 논리 회로.
  6. 제2항에 있어서, 상기 제3다이오드(D1)의 순바이어스 전압은 상기 제1다이오드(DR)의 순바이어스 전압 보다 큰 것을 특징으로 하는 논리 회로.
  7. 제6항에 있어서, 상기 제3다이오드(D1)의 순바이어스 전압은 상기 제1다이오드(DR)의 순바이어스 전압의 약 2배인 것을 특징으로 하는 논리 회로.
  8. 제1항에 있어서, 콜렉터 전극, 세어 전극 및 에미터 전극을 구비하는 하나 또는 그 이상의 추가의 반도체 장치(Q2-QN)를 더 포함하며, 상기 추가의 반도체 장치 각각은 그 콜렉터가 상기 제2반도체 장치의 콜렉터에 접속되어 있으며, 그 에미터가 상기 제2반도체 장치의 에미터에 접속되어 있으며, 그 제어 전극이 제각기의 추가의 논리 신호 입력수단(respective further logic signal input means)에 접속되어 있는 것을 특징으로 하는 논리 회로.
  9. 제1항에 있어서, 상기 제1다이오드(DR)은 티타늄 텅스템(titanium tungsten)으로 형성되는 것을 특징으로 하는 논리 회로.
  10. 제1항에 있어서, 상기 제2다이오드(D2)는 플레티늄 실리사이드(platinum silicide)로 형성된 소트키 다이오드인 것을 특징으로 하는 논리 회로.
  11. 제2항에 있어서, 상기 제3다이오드(D1)은 플레티늄 실리사이드(platinum silicide)로 형성된 쇼트키 다이오드인 것을 특징으로 하는 논리 회로.
  12. 제1항에 있어서, 상기 반도체 장치(QR, Q1)은 NPN 트랜지스터이며, 상기 전압원은 상기 기준 전압원에 비해 부(-)인 부전압원(negative voltage source)인 것을 특징으로 하는 논리 회로.
  13. 제2항에 있어서, 상기 반도체 장치(QR, Q1)은 NPN 트랜지스터이며, 상기 전압원은 상기 기준 전압원에 비해 부인 부전압원인 것을 특징으로 하는 논리 회로.
  14. 제8항에 있어서, 상기 반도체 장치(QR, Q1)은 NPN트랜지스터이며, 상기 전압원은 상기 기준 전압원에 비해 부인 부전압원인 것을 특징으로 하는 논리 회로.
  15. 제1항에 있어서, 상기 제1쇼트키 다이오드(DR)과 상기 제1저항기(RR)간에 결합되어 있는 추가의 다이오드(DR1), 에미터 전극이 상기 제2반도체 장치(Q1)의 제어 전극에 결합된 제3반도체 장치(QB), 상기 전압원과 상기 제2반도체 장치(Q1)의 제어 전극간에 결합되어 있는 저항기(RB1), 상기 제3반도체 장치(QB)의 제어 전극과 상기 기준 전압원간에 결합되어 있는 저항기(RB)를 더 포함하며, 상기 제1저항기(RR)과 상기 추가의 다이오드(DR1)간의 접점은 상기 제1반도체 장치(QR)의 제어 전극에 결합되어 있으며, 상기 제3반도체 장치(QB)의 콜렉터 전극은 상기 기준 전압원에 결합되어 있는 것을 특징으로 하는 논리 회로.
  16. 제1항에 있어서, 에미터 전극, 콜렉터 전극 및 제어 전극을 구비하며, 그 에미터 전극이 서로 공통으로 접속되어 있는 제3 및 제4반도체 장치(QR1, Q2), 상기 제3 및 제4반도체 장치(QR, Q2)의 상기 공통으로 접속된 전극들과 상기 전압원간에 결합되어 있는 제4저항기(R3), 상기 제1쇼트키 다이오드(DR)과 상기 제1저항기(RR)간에 결합되어 있는 추가의 다이오드(DR1), 및 상기 제4반도체 장치(Q2)의 제어 전극에 결합되어 있는 제2논리 신호 입력수단을 더 포함하며, 상기 제1반도체 장치(QR)의 콜렉터 전극은 상기 제3반도체 장치(QR1)의 콜렉터 전극에 결합되어 있으며, 상기 제1쇼트키 다이오드(DR)과 상기 추가의 다이오드(DR1)간의 접점은 상기 제1반도체 장치(QR)의 제어 전극에 결합되어 있으며, 상기 추가의 다이오드(DQ1)과 상기 제1저항기(RR)간의 접점은 상기 제3반도체 장치(QR1)의 제어 전극에 결합되어 있으며, 상기 제4반도체 장치(Q2)의 콜렉터 전극은 상기 제1 및 제2반도체 장치(QR, Q1)의 공통으로 접속된 에미터 전극들의 결합되어 있는 것을 특징으로 논리 회로.
  17. (a) 콜렉터 전극, 제어 전극 및 공통 노드에 접속되어 있는 에미터 전극을 구비하는 제1 및 제2반도체 장치(QR, Q1), (b) 상기 에미터 전극들에 결합되어 있는 전압원, (c) 상기 콜렉터 전극들에 결합되어 있는 기준 전압원, (d) 상기 전압원과 상기 기준 전압원 양단에 결합되어 있으며, 제1쇼트키 다이오드(DR), 이와 직렬로 접속된 제1저항기(RR) 및 상기 쇼터키 다이오드(DR) 양단에 결합되어 있는 분압 회로(voltage divider circuit)를 포함하는 문턱 전압설정 수단, 및 (e) 상기 기준 전압원과 상기 콜렉터 전극들중 하나의 콜렉터 전극간에 결합되어 있는 제2다이오드(D2) 및 제2저항기 (R2)를 병렬로 접속한 병렬 접속 결합부를 포함하며, 상기 분압회로는 상기 제1반도체 장치(QR)의 제어 전극에 결합되어 있으며, 상기 제2다이오드(D2)는 상기 제2저항기(R2) 양단의 최대 전압을 설정하는 것을 특징으로 하는 논리 회로.
  18. 제17항에 있어서, 상기 에미터 전극들의 공통 노드와 상기 전압원간에 결합되어 있는 제3저항기(R3)를 더 포함하는 것을 특징으로 하는 논리 회로.
  19. 제17항에 있어서, 상기 콜렉터 전극들중 상기 하나의 콜렉터 전극과는 다른 콜렉터 전극과 상기 기준 전압원간에 결합되어 있는, 제3다이오드(D1) 및 제4저항기(R1)을 병렬로 접속한 병렬 접속 결합부를 더 포함하며, 상기 제3다이오드(D1)은 상기 제4저항기(R1) 양단의 최대 전압을 설정하는 것을 특징으로 하는 논리 회로.
KR1019870014307A 1986-12-16 1987-12-15 쇼트키 전류 모우드 논리 회로 KR950015208B1 (ko)

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