JPH02182029A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02182029A JPH02182029A JP1002232A JP223289A JPH02182029A JP H02182029 A JPH02182029 A JP H02182029A JP 1002232 A JP1002232 A JP 1002232A JP 223289 A JP223289 A JP 223289A JP H02182029 A JPH02182029 A JP H02182029A
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- JP
- Japan
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- fet
- gate
- switching
- fets
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特にＧａ Ａｓデジタ／Ｉ、
Ｉ Ｃ等の構成に用いられるＧａ ＡｓＭＥＳＦＥＴ
からなる論理回路の構成に関する。
Ｉ Ｃ等の構成に用いられるＧａ ＡｓＭＥＳＦＥＴ
からなる論理回路の構成に関する。
この種の半導体装置として従来、ＤＣＦＬ（Ｄｉｒｅｃ
ｔ Ｃｏｕｐｌｅｄ ＰＥＴ Ｌｏｇｉｃ）がある（Ｍ
、イノ他 エレクトロレターズ１７巻１５号５２２〜５
２３頁（Ｍ、Ｉｎｏ ｅｔ ａｌ、、Ｅｌｅｃｔｒｏｎ
Ｌｅｔｔ、Ｖｏｌ、１７Ｎｏ、１５．Ｊｕｌｙ １９
８１ ｐｐ、５２２−５２３ ））。
ｔ Ｃｏｕｐｌｅｄ ＰＥＴ Ｌｏｇｉｃ）がある（Ｍ
、イノ他 エレクトロレターズ１７巻１５号５２２〜５
２３頁（Ｍ、Ｉｎｏ ｅｔ ａｌ、、Ｅｌｅｃｔｒｏｎ
Ｌｅｔｔ、Ｖｏｌ、１７Ｎｏ、１５．Ｊｕｌｙ １９
８１ ｐｐ、５２２−５２３ ））。
このＤＣＦＬ回路は、１電源の単純な構成で高速・低電
力という、ＧａＡｓＬＳＩ用基本回路としてきわめて好
適な性質を有している。その構成例を第５図に示す。こ
れは、インバータ回路を２段接続したもので、スイッチ
ング用のエンハンスメントモードＦＥＴ （Ｅ−ＦＥＴ
）１１と能動負荷としてのデイプリージョンモードＦＥ
Ｔ （Ｄ−ＦＥＴ）１２とによって基本回路が構成され
る。
力という、ＧａＡｓＬＳＩ用基本回路としてきわめて好
適な性質を有している。その構成例を第５図に示す。こ
れは、インバータ回路を２段接続したもので、スイッチ
ング用のエンハンスメントモードＦＥＴ （Ｅ−ＦＥＴ
）１１と能動負荷としてのデイプリージョンモードＦＥ
Ｔ （Ｄ−ＦＥＴ）１２とによって基本回路が構成され
る。
第６図に、上記基本回路のスイッチングダイアグラムを
示す。同図において、特性ａａ’およびｂがＥ−ＦＥＴ
Ｉ １のＩ−Ｖ特性で、ａａ’はゲート入力ｒＬＪ時、
ｂは同ｒＨＪ時のものを示す。
示す。同図において、特性ａａ’およびｂがＥ−ＦＥＴ
Ｉ １のＩ−Ｖ特性で、ａａ’はゲート入力ｒＬＪ時、
ｂは同ｒＨＪ時のものを示す。
またＣは負荷としてのＤ−ＦＥＴ１２のＩ−Ｖ特性であ
り、Ａ がオフ時の動作点、Ｂがオン時の動作点となる
。
り、Ａ がオフ時の動作点、Ｂがオン時の動作点となる
。
ところが、この特性は基本回路が単独で存在する場合の
特性で、第５図に示すようにその出力が次段に接続され
ると、出力電圧のＨレベルｖ１１は、次段のスイッチン
グ用Ｅ−ＦＥＴ１３のゲート−ソース接合によって構成
されるショットキーダイオードの順方向電流のクランプ
により規定される。
特性で、第５図に示すようにその出力が次段に接続され
ると、出力電圧のＨレベルｖ１１は、次段のスイッチン
グ用Ｅ−ＦＥＴ１３のゲート−ソース接合によって構成
されるショットキーダイオードの順方向電流のクランプ
により規定される。
このため、Ｅ−ＦＥＴＩ １の入力「Ｌ」時のノード１
５とグランド間のＩ−Ｖ特性はａａｌのように立上り、
■ の値は本来のＶ から■Ｈ１へと低ＨＨＯ 下してしまう。
５とグランド間のＩ−Ｖ特性はａａｌのように立上り、
■ の値は本来のＶ から■Ｈ１へと低ＨＨＯ 下してしまう。
さらに、温度上昇により上記ショットキーダイオードの
立上り電圧が低下したり、ファンアウトの増加によって
次段駆動電流が増加したりすると、上記Ｈレベル出力電
圧はますます低下し、ノイズマージンが小さくなる。す
なわち、Ｈレベル出力電圧は、製造上のばらつきや使用
条件の変化等に対応するため、理想的な（Ｖ ＋ｖＬ
）／２の値に対し、通常はたとえば２００ｍＶ程度の余
裕が必要であるのに、これが十分にとれないこととなる
。
立上り電圧が低下したり、ファンアウトの増加によって
次段駆動電流が増加したりすると、上記Ｈレベル出力電
圧はますます低下し、ノイズマージンが小さくなる。す
なわち、Ｈレベル出力電圧は、製造上のばらつきや使用
条件の変化等に対応するため、理想的な（Ｖ ＋ｖＬ
）／２の値に対し、通常はたとえば２００ｍＶ程度の余
裕が必要であるのに、これが十分にとれないこととなる
。
この発明は、スイッチング用Ｅ−ＦＥＴのゲート入力端
に、ドレインおよびゲートを相互接続したＤ−ＦＥＴを
付加し、そのドレインおよびゲート端子を新たな入力端
子としたものである。
に、ドレインおよびゲートを相互接続したＤ−ＦＥＴを
付加し、そのドレインおよびゲート端子を新たな入力端
子としたものである。
本発明の回路を２段接続した状態で、前段のスイッチン
グ用Ｅ−ＦＥＴがオフすると、そのドレイン電圧が高く
なって前段回路の出力信号レベルが高くなる。この出力
は後段のスイッチング用Ｅ−ＦＥＴのゲートに与えられ
ることになるが、スイッチング用Ｅ−ＦＥＴのゲートに
はＤ−ＦＥＴが接続されているため、スイッチング用Ｅ
−ＦＥＴのゲートからソースへ、すなわちショットキ順
方向に流れるリーク電流は十分に小さく制限される。し
たがって、前段の出力信号レベルが比較的高い位置に保
持される。
グ用Ｅ−ＦＥＴがオフすると、そのドレイン電圧が高く
なって前段回路の出力信号レベルが高くなる。この出力
は後段のスイッチング用Ｅ−ＦＥＴのゲートに与えられ
ることになるが、スイッチング用Ｅ−ＦＥＴのゲートに
はＤ−ＦＥＴが接続されているため、スイッチング用Ｅ
−ＦＥＴのゲートからソースへ、すなわちショットキ順
方向に流れるリーク電流は十分に小さく制限される。し
たがって、前段の出力信号レベルが比較的高い位置に保
持される。
以下、添付図面の第１図および第２図を参照してこの発
明の一実施例を説明する。
明の一実施例を説明する。
第１図は、この発明の一実施例を示す回路図である。本
実施例は、第５図と同様に２つのインノく一タ回路を接
続したもので、１，４がスイ・クランプ用のＥ−ＦＥＴ
、２．５が負荷としてのＤ−ＦＥＴを示す。第５図と異
なるところは、新たにＤ−ＦＥＴ３，６が付加され、こ
のＤ−ＦＥＴを含めた３個のＦＥＴで１つのインノ（−
夕回路を構成している点である。
実施例は、第５図と同様に２つのインノく一タ回路を接
続したもので、１，４がスイ・クランプ用のＥ−ＦＥＴ
、２．５が負荷としてのＤ−ＦＥＴを示す。第５図と異
なるところは、新たにＤ−ＦＥＴ３，６が付加され、こ
のＤ−ＦＥＴを含めた３個のＦＥＴで１つのインノ（−
夕回路を構成している点である。
Ｄ−ＦＥＴ３，６は、ドレインとゲートとが相互に接続
されるとともにソースがＥ−ＦＥＴＩ。
されるとともにソースがＥ−ＦＥＴＩ。
４のゲートに接続されており、ドレイン（およびゲート
）端子が新たな入力端子となっている。
）端子が新たな入力端子となっている。
実際の使用条件において、スイッチング用Ｅ−ＦＥＴの
入力に付加したＤ−ＦＥＴはほぼ抵抗として動作するた
め、前段回路の出力信号レベルが高くなっても、スイッ
チング用Ｅ−ＦＥＴのゲートからソース、すなわちショ
ットキ順方向に流れるリーク電流は十分に小さく制限さ
れる。したがって、前段の出力信号レベルが比較的高い
位置に保持される。すなわち、付加したＤ−ＦＥＴの■
−Ｖ特性を利用することにより、第２図に示すスイッチ
ングダイアグラム上で特性ａ１の急峻な立上りをａ２の
ように緩和し、出力電圧のＨレベルをｖＩ＋。まで上げ
ることができる。これによりノイズマージンが大きくな
り、回路動作の安定性が高まる。
入力に付加したＤ−ＦＥＴはほぼ抵抗として動作するた
め、前段回路の出力信号レベルが高くなっても、スイッ
チング用Ｅ−ＦＥＴのゲートからソース、すなわちショ
ットキ順方向に流れるリーク電流は十分に小さく制限さ
れる。したがって、前段の出力信号レベルが比較的高い
位置に保持される。すなわち、付加したＤ−ＦＥＴの■
−Ｖ特性を利用することにより、第２図に示すスイッチ
ングダイアグラム上で特性ａ１の急峻な立上りをａ２の
ように緩和し、出力電圧のＨレベルをｖＩ＋。まで上げ
ることができる。これによりノイズマージンが大きくな
り、回路動作の安定性が高まる。
第３図はこの発明を２人力ＮＡＮＤ回路に、第４図は２
人力ＮＡＮＤ回路にそれぞれ適用した例を示す。いずれ
もスイッチング用Ｅ−ＦＥＴＩ。
人力ＮＡＮＤ回路にそれぞれ適用した例を示す。いずれ
もスイッチング用Ｅ−ＦＥＴＩ。
４のゲート入力端にＤ−ＦＥＴ３．６が付加され、その
ドレイン（およびケート）端子を新たな入力端子として
いる。したかって、Ｈレベルの入力を高いレベルに保持
することができる。さらに多くの人力をもつ多入力ＮＯ
ＲもしくはＮＡＮＤ回路、あるいはこれらの各種ゲート
回路を組合せた複合ゲート回路なども同様に構成でき、
これらを適宜使用することによりデジタルＩＣ製作が可
能である。
ドレイン（およびケート）端子を新たな入力端子として
いる。したかって、Ｈレベルの入力を高いレベルに保持
することができる。さらに多くの人力をもつ多入力ＮＯ
ＲもしくはＮＡＮＤ回路、あるいはこれらの各種ゲート
回路を組合せた複合ゲート回路なども同様に構成でき、
これらを適宜使用することによりデジタルＩＣ製作が可
能である。
以上のようにこの発明は、スイッチング用Ｅ−ＦＥＴの
ゲート入力端にＤ−ＦＥＴを付加し、そのドレインおよ
びゲート端子を新たな入力端子としたことにより、入力
電圧のＨレベル、すなわち前段に接続された回路の出力
電圧のＨレベルが従来のＤＣＦＬ回路に比べて常に高く
とれる。したがって、ノイズマージンが大きくとれて動
作の安定性を高めることができる効果がある。このため
、例えばＧａ ＡｓデジタルＩＣを構成するＬＳＩの作
製に利用すればその歩留りを高めるのに有効である。
ゲート入力端にＤ−ＦＥＴを付加し、そのドレインおよ
びゲート端子を新たな入力端子としたことにより、入力
電圧のＨレベル、すなわち前段に接続された回路の出力
電圧のＨレベルが従来のＤＣＦＬ回路に比べて常に高く
とれる。したがって、ノイズマージンが大きくとれて動
作の安定性を高めることができる効果がある。このため
、例えばＧａ ＡｓデジタルＩＣを構成するＬＳＩの作
製に利用すればその歩留りを高めるのに有効である。
１．４・・・スイッチング用Ｅ−ＦＥＴ、２．５・・・
負荷用Ｄ−ＦＥＴ、３．６・・・付加したＤ−ＦＥＴ。
負荷用Ｄ−ＦＥＴ、３．６・・・付加したＤ−ＦＥＴ。
ＩＮ・・・入力端子。
特許出願人 住友電気工業株式会社
代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也
塩 １） 辰 也
第１図は、この発明の一実施例を示す回路図、第２図は
、そのスイッチングダイアグラム、第３図および第４図
は、それぞれこの発明の他の実施例を示す回路図、第５
図は、従来例を示す回路図、第６図は、そのスイッチン
グダイアグラムである。 実施例の回路構成 第１図 実施例の回路構成 第３図 スイッチしゲタイアプラム 第２区 実施例の回路構成 第４図
、そのスイッチングダイアグラム、第３図および第４図
は、それぞれこの発明の他の実施例を示す回路図、第５
図は、従来例を示す回路図、第６図は、そのスイッチン
グダイアグラムである。 実施例の回路構成 第１図 実施例の回路構成 第３図 スイッチしゲタイアプラム 第２区 実施例の回路構成 第４図
Claims (1)
- ＧａＡｓＭＥＳＦＥＴからなるＤＣＦＬ回路において、
スイッチング用Ｅ−ＦＥＴのゲート入力端に、ドレイン
およびゲートを相互接続したＤ−ＭＥＳＦＥＴを、当該
Ｄ−ＭＥＳＦＥＴのソースがスイッチング用Ｅ−ＦＥＴ
のゲートに接続されるように付加し、このＤ−ＭＥＳＦ
ＥＴのドレインおよびゲート端子を新たな入力端子とし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002232A JPH02182029A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002232A JPH02182029A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02182029A true JPH02182029A (ja) | 1990-07-16 |
Family
ID=11523612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002232A Pending JPH02182029A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02182029A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
| JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
| CN112865783A (zh) * | 2021-01-24 | 2021-05-28 | 合肥芯谷微电子有限公司 | 一种GaAs E/D工艺低功耗反相器电路 |
-
1989
- 1989-01-09 JP JP1002232A patent/JPH02182029A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
| JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
| CN112865783A (zh) * | 2021-01-24 | 2021-05-28 | 合肥芯谷微电子有限公司 | 一种GaAs E/D工艺低功耗反相器电路 |
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