JPS63164229A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63164229A JPS63164229A JP61315107A JP31510786A JPS63164229A JP S63164229 A JPS63164229 A JP S63164229A JP 61315107 A JP61315107 A JP 61315107A JP 31510786 A JP31510786 A JP 31510786A JP S63164229 A JPS63164229 A JP S63164229A
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- JP
- Japan
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- chip
- electrodes
- lines
- bump
- tape carrier
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000007789 sealing Methods 0.000 claims abstract 2
- 239000011888 foil Substances 0.000 abstract description 10
- 239000004020 conductor Substances 0.000 abstract description 8
- 239000012212 insulator Substances 0.000 abstract description 6
- 239000000969 carrier Substances 0.000 abstract 2
- 238000005516 engineering process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に関し、特に入出力数の多い大
規模集積回路（ＶＬＳＩ）のチップ上の電極の配置およ
びチップの電極と外部電極との電橋構造に関するもので
ある。
規模集積回路（ＶＬＳＩ）のチップ上の電極の配置およ
びチップの電極と外部電極との電橋構造に関するもので
ある。
システムの大規模化と高集積化により、チップより取り
出す信号およびチップに入力する信号数が多くなってい
る。その結果、ワイヤボンディング技術では対応しきれ
ない超多ピンポンディング技術としてＴＡＢ （Ｔａｐ
ｅ ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）技術が誕生
した。
出す信号およびチップに入力する信号数が多くなってい
る。その結果、ワイヤボンディング技術では対応しきれ
ない超多ピンポンディング技術としてＴＡＢ （Ｔａｐ
ｅ ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）技術が誕生
した。
第３図は従来のチップ上の電極配置を示し、第４図は従
来のＴＡＢ技術によるチップの電極と外部電極との接続
を示し、以下これを用いて従来の半導体装置を説明する
。
来のＴＡＢ技術によるチップの電極と外部電極との接続
を示し、以下これを用いて従来の半導体装置を説明する
。
まず第３図に示すように、チップ上の電極配置はチップ
の各辺に１列に並んでおり、この４ｉ造はワイヤボンデ
ィング技術を用いた場合でもＴＡＢ技術を用いた場合で
も同じである。
の各辺に１列に並んでおり、この４ｉ造はワイヤボンデ
ィング技術を用いた場合でもＴＡＢ技術を用いた場合で
も同じである。
次に第４図に示すように、チップ上の電極（６）に突起
電極（以下バンプと述べる）（８）を形成してテープキ
ャリアＱ３のリードの一方をバンブに接続し、他方を外
部電極に接続するものである。
電極（以下バンプと述べる）（８）を形成してテープキ
ャリアＱ３のリードの一方をバンブに接続し、他方を外
部電極に接続するものである。
従来の半導体装置は、第３図に示すようにチップの電極
が１列に並ぶ構成であるので、電極の個数がチップサイ
ズにより制限を受け、入出力数が増えるとチップサイズ
を大きくすることが必要で、またそのためチップ１個の
費用が増加するという問題点があった。
が１列に並ぶ構成であるので、電極の個数がチップサイ
ズにより制限を受け、入出力数が増えるとチップサイズ
を大きくすることが必要で、またそのためチップ１個の
費用が増加するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、同一チップサイズで多くの電極がとれる半導
体装置を得ることを目的とする。
たもので、同一チップサイズで多くの電極がとれる半導
体装置を得ることを目的とする。
この発明に係る半導体装置は、チップの電極を千ノブの
各辺に２列もしくは複数列並べ、テープキャリアを絶縁
封止し２段もしくは複数段差べて、２列以上あるチップ
の電極と外部電極とを接続したものである。
各辺に２列もしくは複数列並べ、テープキャリアを絶縁
封止し２段もしくは複数段差べて、２列以上あるチップ
の電極と外部電極とを接続したものである。
この発明において、チップ上の電極を２列以上に並べる
ことが可能になったことにより、同一チップサイズの中
に従来制限されていた個数以上の電極を配置することが
可能になり、同一電極数ならばチップサイズを小さくす
ることができる。
ことが可能になったことにより、同一チップサイズの中
に従来制限されていた個数以上の電極を配置することが
可能になり、同一電極数ならばチップサイズを小さくす
ることができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体装置のｈ’？ ａを
示し、第１図ｆａｌは断面図で、第１ ＵｊＩ＋ｂ＋は
平面図である。第１図（ａｌに示すように、チップの内
側にある′電極（５）の上に盛られたハンプ（７）は、
チップの外側にある電極（６）の上に盛られたハンプ（
８）より、テープキャリア０３のｍ電体筒（９）と絶縁
体筒θ値の厚み分だけ高く盛られており、バンプ（８）
が導電体箔（９）に、ハンプ（７）が導電体箔ａｔ＋に
接続する。
図は本発明の一実施例による半導体装置のｈ’？ ａを
示し、第１図ｆａｌは断面図で、第１ ＵｊＩ＋ｂ＋は
平面図である。第１図（ａｌに示すように、チップの内
側にある′電極（５）の上に盛られたハンプ（７）は、
チップの外側にある電極（６）の上に盛られたハンプ（
８）より、テープキャリア０３のｍ電体筒（９）と絶縁
体筒θ値の厚み分だけ高く盛られており、バンプ（８）
が導電体箔（９）に、ハンプ（７）が導電体箔ａｔ＋に
接続する。
尚、チップの内側にある電極（５）に接続する導電体７
凸ａｔ＋および絶縁体筒ωは、チップの外側にある電Ｖ
ｉＡ（６１に接続する導電体箔（９）および絶縁体筒０
ωより長い構造をとる。次に第１図（ｂｌで示すように
、テープキャリア０１は外部電極Ｑ４１の手前で２組に
分離し、各々の導電体部分が外部電極０４１と接続する
。
凸ａｔ＋および絶縁体筒ωは、チップの外側にある電Ｖ
ｉＡ（６１に接続する導電体箔（９）および絶縁体筒０
ωより長い構造をとる。次に第１図（ｂｌで示すように
、テープキャリア０１は外部電極Ｑ４１の手前で２組に
分離し、各々の導電体部分が外部電極０４１と接続する
。
第２図は、チップ（２）上の電極配置を示しており、チ
ップの内側の電極（５）と外側の電極（６）が、チップ
の各辺に２列に並んだ構造である。
ップの内側の電極（５）と外側の電極（６）が、チップ
の各辺に２列に並んだ構造である。
尚、上記実施例において、チップの電極を２列に並べた
場合のチップの電極と外部電極の接続にこの発明を適用
したが、ｎ列（ｎ＝２．３・・・）に並べた場合に対し
てもこの発明を適用することができる。
場合のチップの電極と外部電極の接続にこの発明を適用
したが、ｎ列（ｎ＝２．３・・・）に並べた場合に対し
てもこの発明を適用することができる。
また、チップの電極を平行に並べるだけでなく、平行で
ない場合にも同様に通用することができる。
ない場合にも同様に通用することができる。
また、第５図に示すように、チップの内側のバンプ（７
）の厚みとチップの外側にあるバンプ（８）の厚みを同
じにして、テープキャリアをバンプ（８）とバンプ（７
）の間で曲げて接続しても、この発明を適用することが
できる。この場合、テープキャリアの絶縁体７ｆＪａω
の端面を斜めにカットするとテープキャリアの強度が増
す。
）の厚みとチップの外側にあるバンプ（８）の厚みを同
じにして、テープキャリアをバンプ（８）とバンプ（７
）の間で曲げて接続しても、この発明を適用することが
できる。この場合、テープキャリアの絶縁体７ｆＪａω
の端面を斜めにカットするとテープキャリアの強度が増
す。
また、第６図に示すように、テープキャリアと外部電極
の接続に導電体線を用いても同様の効果を得ることがで
きる。
の接続に導電体線を用いても同様の効果を得ることがで
きる。
以上のように、この発明によればチップの電極を各辺２
列に構成したので、同一チップサイズ上んい多くの電極
を配置することができ、また電極数が同じであれば、チ
ップサイズを小さくとることができる効果がある。
列に構成したので、同一チップサイズ上んい多くの電極
を配置することができ、また電極数が同じであれば、チ
ップサイズを小さくとることができる効果がある。
第１図と第２図は、この発明の一実施例による半導体装
置を示し、第１図ｆａｔは千ノブの電極とテープキャリ
アの接続を示す断面図、第２図＋ｂｌはテープキャリア
と外部電極の接続を示すチップ上部から見た図、第２図
は、チップ上の電極の配置を示したものである。第３図
、第４図は従来の半導体装置を示し、第３図はチップ上
の電極の配置を示し、第４図は千ノブの電極とテープキ
ャリアの接続の断面図である。第５図、第６図は、この
発明のその他の実施例による半導体装置を示し、第５図
は、チップの電極と外部電極を接続するその他の実施例
の断面図、第６図は、テープキャリアと外部電極を接続
するその他の実施例の図である。 ｉｌｌはダイパッド、（２）は半導体チップ、（３）は
パッシベーション膜、（４）はレジスト、（５）、（６
）は電極、（７）、（８）はバンプ、（９）、ａｔ＋は
導電体箔、００）、０υは絶縁体筒、α濁はテープキャ
リア、圓は外部電極、ＯＱは導電体線である。 第１図 （１ １タ゛１パヅド ７１ｇ ）（ンプＺ
早導ネチフグ ？、／／ｉｉ＠木箔３Ｉで
ランベーン１ンオ臭 １０．１２ 、７色）東１本
諸手 レジスト Ｕ チー７′キヤツア
５、ｔ ＠オ函 （ｂ） ７４ ！） ４ｐ 電４１運ｄ 第２図 第３図 第４図 第６図 １５゛導電Ｉ本Ｉ表
置を示し、第１図ｆａｔは千ノブの電極とテープキャリ
アの接続を示す断面図、第２図＋ｂｌはテープキャリア
と外部電極の接続を示すチップ上部から見た図、第２図
は、チップ上の電極の配置を示したものである。第３図
、第４図は従来の半導体装置を示し、第３図はチップ上
の電極の配置を示し、第４図は千ノブの電極とテープキ
ャリアの接続の断面図である。第５図、第６図は、この
発明のその他の実施例による半導体装置を示し、第５図
は、チップの電極と外部電極を接続するその他の実施例
の断面図、第６図は、テープキャリアと外部電極を接続
するその他の実施例の図である。 ｉｌｌはダイパッド、（２）は半導体チップ、（３）は
パッシベーション膜、（４）はレジスト、（５）、（６
）は電極、（７）、（８）はバンプ、（９）、ａｔ＋は
導電体箔、００）、０υは絶縁体筒、α濁はテープキャ
リア、圓は外部電極、ＯＱは導電体線である。 第１図 （１ １タ゛１パヅド ７１ｇ ）（ンプＺ
早導ネチフグ ？、／／ｉｉ＠木箔３Ｉで
ランベーン１ンオ臭 １０．１２ 、７色）東１本
諸手 レジスト Ｕ チー７′キヤツア
５、ｔ ＠オ函 （ｂ） ７４ ！） ４ｐ 電４１運ｄ 第２図 第３図 第４図 第６図 １５゛導電Ｉ本Ｉ表
Claims (1)
- 半導体チップ（以下チップと述べる）上の電極が、チッ
プ各辺に２列もしくはそれ以上の複数列を並べた構造を
有し、シート状の絶縁体に導電体箔を接着したテープキ
ャリア（以下テープキャリアと述べる）を中間電極とし
、絶縁封止して２段もしくは複数段重ねて、２列以上の
チップ電極と外部電極とを接続することを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315107A JPS63164229A (ja) | 1986-12-25 | 1986-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315107A JPS63164229A (ja) | 1986-12-25 | 1986-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164229A true JPS63164229A (ja) | 1988-07-07 |
Family
ID=18061502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61315107A Pending JPS63164229A (ja) | 1986-12-25 | 1986-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164229A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235351A (ja) * | 1989-01-30 | 1990-09-18 | Internatl Business Mach Corp <Ibm> | 半導体チップの組立体 |
| WO1992000603A1 (en) * | 1990-06-26 | 1992-01-09 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
| JPH0448741A (ja) * | 1990-06-15 | 1992-02-18 | Matsushita Electric Ind Co Ltd | 半導体部品の実装体 |
| JPH04348048A (ja) * | 1991-05-24 | 1992-12-03 | Nec Corp | 半導体装置 |
| US5275184A (en) * | 1990-10-19 | 1994-01-04 | Dainippon Screen Mfg. Co., Ltd. | Apparatus and system for treating surface of a wafer by dipping the same in a treatment solution and a gate device for chemical agent used in the apparatus and the system |
-
1986
- 1986-12-25 JP JP61315107A patent/JPS63164229A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235351A (ja) * | 1989-01-30 | 1990-09-18 | Internatl Business Mach Corp <Ibm> | 半導体チップの組立体 |
| JPH0448741A (ja) * | 1990-06-15 | 1992-02-18 | Matsushita Electric Ind Co Ltd | 半導体部品の実装体 |
| WO1992000603A1 (en) * | 1990-06-26 | 1992-01-09 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
| US5313367A (en) * | 1990-06-26 | 1994-05-17 | Seiko Epson Corporation | Semiconductor device having a multilayer interconnection structure |
| US5275184A (en) * | 1990-10-19 | 1994-01-04 | Dainippon Screen Mfg. Co., Ltd. | Apparatus and system for treating surface of a wafer by dipping the same in a treatment solution and a gate device for chemical agent used in the apparatus and the system |
| JPH04348048A (ja) * | 1991-05-24 | 1992-12-03 | Nec Corp | 半導体装置 |
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