JPS6010364A - デイレクトリ・メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディレクトリ・メモリ・システムに関し、
具体的にはメモリ・システムのメモ１ノフ゛ロツクにデ
ータを書き込む動作と、このメモＩＪ・システムの出力
データノくスに比較入力データをノ（イパスする動作と
を同時に実行し得るようにしたものである。

〔背景技術とその問題点〕

ディレクトリ・メモリ・システム、とくに単一の集積回
路チップに形成されたディレクト・メモリ・システムは
高速コンピュータシステムにおいて近来ますます使用さ
れるようになってきている。

このようなディレクトリ・メモリ・システムの一例は、
米国特許４２１９８８３号に開示されている。このよう
な装置は、コンピュータシステム内で多くの種々の機能
を実行するうえで多くの利点をともなって利用し得る。

１つの例はキャッシュ（ｃａｃ’ｈｅ）メモリに存在す
る。このキャッシュメモリは低速の主メモリ装置と中央
処理装置との間に配された小型で高速のメモリである。

キャッシュメモリは処理装置によって検索され、しかも
最も頻繁に用いられるデータを蓄えてプロセッサが迅速
にアクセスを行えるようにするものである。

ディレクトリ・メモリチップの他の応用例はトレース（
ｊｒａｅｅ）システムに存在する。このトレースシステ
ムでは、処理装置が最新に用いた予め定められだ量のデ
ータを蓄えてコンピュータシステム内で実現し得る故障
（ｆａｕｌｔ）を調べて位置決定するようにできる。も
ちろん他の多くの応用例も可能である。

ディレクトリ・メモリチップは、つぎの機能を実行でき
なければならない。

（１）入力データを一時記憶のためにメモリブロックに
書き込むこと。

（２）出力データバスにメモリブロックからデータを読
み出すこと。

（６）　メモリブロックに蓄えられているデータの指定
部分を、受は取った比較データ値と比較すること。

（４）比較データを出力データバスにバイパスすること
。

しかしながら、従来のディレクトリ・メモリ・システム
はそのような個々の機能を実行する能力があったのであ
ろうが、つぎのような欠点を有していた。すなわち上述
の機能のいくつかを同時に実行すること、とくに相互に
衝突することのないはずの機能を同時に実行することが
できなかったのである。より具体的には従来のディレク
トリ・メモリ・システムは、書き込みとバイパスとを同
時に行うことができなかった。これらのシステムは一般
に、書き込み動作中では出力データパスの出力線上のデ
ータが無効となるようにしていたからである。バイパス
動作が開始可能となるまでは、書き込み動作が完了する
のを待つのにメモリまたは制御サイクルが消費されてし
まうのでこのことは不利となる。書き込みおよびバイパ
ス動作を同時に行えれば、１以上のディレクトリ・メモ
リ・システムまたはチップを採用するコンピュータシス
テムの全体の処理速度を顕著に増大させることができる
。

したがって、この発明の主たる目的は、相互に干渉する
ことなく書き込みおよびバイパス動作を同時に実行し得
るディレクトリ・メモリ・システムを提供することにあ
る。

〔発明の概要〕

この発明のディレクトリ・メモリ・システムは上述の目
的を達成するために、メモリブロックと、このメモリブ
ロックからデータを読み出す手段と、この読み出し手段
の出力端に生じる一組のデルタビットおよび入力比較デ
ータワードの一組のデータビットのうちの選択された１
組を出力データバスに送出する手段とを有している。こ
の発明によればデータ書き込み時にメモリブロックをア
クセスする際には、入力比較データを選択的に出力デー
タバスに送出するようにして、書き込みおよびバイパス
の両動作を相互に干渉させることなく同時実行すること
ができる。

〔実施例〕

第１図において、この発明を利用し得るディレクトリ・
メモリ・システムがブロックで示されている。このディ
レクトリ・メモリ・システムはレジスタ１１および１２
（レジスタＡ、Ｂ）を含み、これらレジスタ１１および
１２の各々が９ビツトの入力データバイトを受け取る。

レジスタ１１および１２に蓄えられた入力データは、書
込論理回路（デマルチプレクサ）１４および書込選択回
路１３の制御の下でメモリブロック１７のアレイ０〜乙
のうちの選択された１つに送出される。検討を加えてい
るこの例では、各アレイ０〜３が９ビツトの入力を有し
、３２個の９ビツトバイトを蓄え得ると仮定する。書込
論理回路１４からメモリブロック１７へと書き込まれる
各バイトのロケーションはワードデコーダ１６によって
決定される。

具体的にはワードデコーダ１６が３２本の出力線のうち
の１本を能動化して、これによってアレイ０〜乙の各々
の対応するバイトロケーションをアドレスする。能動化
の選択はたとえば５ビツトの入力コードによって決定さ
れる。

アレイ０〜３の各々からの９ビツト出力は、バイト選択
回路（マルチプレクサ）２２および比較論理回路２１へ
と供給される。バイト選択回路２２への制御入力は、読
出デコード回路１８によつて与えられる。メモリブロッ
ク１７からデータを読み出す際に、読出デコード回路１
８はアレイ０〜６の１つの出力を選択して、これをデー
タバス２５およびデータドライバ２４を介して出力バス
１５に連絡する。バス９上の比較入力回路１９は９ビツ
トの比較データを生成し、比較論理回路２１はこの比較
データを各アレイ０〜６の各出力と比較して４個の単一
ビット出力比較信号を生成して、これてよって４つの比
較のそれぞれの結果を指示する。これら出力比較信号は
バッファをなす比較ドライバ２７を介してのち比較出力
バス２８て印加される。バイパス選択回路２３は、デー
タドライバ２４がデータバス２５上のデータバイトまた
は比較バス２９上の比較データを出力バス１５に結合す
るようにする。

この発明は最も直接的には比較入力回路１９、バイパス
選択回路２３およびデータドライバ２４の構成に関する
ものである。これらは以下第２図の詳細な回路図を参照
して検討される。

第２図においては、比較入力回路１９およびデータドラ
イブ回路２４の各々の１構成単位が示されている。ただ
し、これらの１構成単位は、９ビツトバイトの各々の１
ビツトごとに聡けられなければならない。これらの回路
の９構成単位全部が第２図に示されるものと同一なこと
はもちろんである。１つのバイパス選択回路２３は、９
比較入力・データドライブ回路として働き得る。

比較人カユニツ）１９Ａは、差動増幅器構成で結合され
たトランジスタ３ろ、３４および３５を有する。トラン
ジスタ３５は差動増幅器の電流源として働き、他方トラ
ンジスタ３３および３４は差動入力装置として働く。ト
ランジスタ３５のエミッタは抵抗器６８を介して負電源
電位Ｖゆに結合され、他方トランジスタ３３および６４
のコレクタは抵抗器６６．３７および４０を介して正電
源電位Ｖ。０に結合されている。トランジスタ５１およ
び３２はエミッタフォロワ接続されて、比較入力回路ユ
ニット１９Ａから出力を生じさせる。

トラ／ジスタ３１′Ｊ５−よび６２の双方のコレクタは
直接に正電源電位Ｖ。０に結合され、これらのベースは
対応するトランジスタ３ろおよび３４のコレクタに接続
され、またこれらのエミッタは、それぞれ抵抗器３９お
工び４１を介して負ノ（イアスミ位ＶＴに接続されてい
る。入力比較データの、−１本のビット線ＣＤＩ　はト
ランジスタ３４のぺ、−スに接続され、他方トランジス
タ６６のベースは基準電圧ＶＲを受け取る。必要であれ
ば、接地電位を基準電位として用いてもよい。

バイパス選択回路２３もまた差動増幅接続の入力トラン
ジスタ、具体的にはトランジスタ４６．４４および５５
を有する。電流源トランジスタ５５のエミッタは抵抗器
５４を介して負電源電位Ｖ。。

に接続され、またトランジスタ４６および４４のコレク
タは抵抗器４２．４７および４８を通じて正電源電位Ｖ
。０に接続されている。トランジスタ４３のコレクタお
よびベースの間には、ショットキバリアダイオード４９
が接続され、周知の態様でクランプを行うようになって
いる。基準電位ＶＲはトランジスタ４４のベースに供給
され、他のトランジスタ４６のベースは、）（イノくス
制御信号ＢＰＳを受け取る。ＢＰＳはバイノくス動作が
実行されるべきときに高レベル（正）になり、そうでな
いときには低レベル（負）になるものである。

エミッタフォロワ接続のトランジスタ４５および４６は
トランジスタ４３および４４からの出力のバッファを行
う。トランジスタ４５および４６の双方のコレクタはＶ
。０に接続され、他方それらのエミッタはそれぞれ分圧
抵抗回路５０．５２および５１．５６を介してｖＦ、Ｅ
に接続されている。２つの分圧抵抗回路の分圧点はバイ
パス選択回路２６から相補的出力および非相補的出力を
生じさせる。

データドライバ回路ユニット２４Ａはトランジスタ対６
ろ、６４および６５．６６を有する。各トランジスタ対
のｐレクタは結接点９０および９１においてそれぞれ接
続されている。そしてこの結接点９０および９１は、そ
れぞれ抵抗器７′５および７５を介してＶ。０に接続さ
れている。　トランジスタ６７．７２およびショットキ
バリアダイオード６８〜７１からなるクランプネットワ
ークは、トランジスタ対６３．６４および６５．６乙の
コレクタ電圧のクランプをその高レベル時および低レベ
ル時に行う。トランジスタ７９は２つの差動増幅回路用
の電流源として働くものであり、この差動増幅回路の１
つはトランジスタ６３および６６から形成され、他の１
つはトランジスタ６４および６５から形成される。抵抗
器８２はトランジスタ７９のエミッタとＶ。０どの間に
接続され、制御電圧ＶＴＲ６がそのベースに供給されて
いる。電流スイッチ用のトランジスタ７７および７８は
、各差動増幅回路の共通エミッタ接続点と電流源トラン
ジスタ７９との間にカスケード接続される。電流スイッ
チ用トランジスタ７７および７８は、バイパス選択回路
ユニットの相補出力によって制御される。

トランジスタ６３および６６から形成された差動増幅器
の入力は、データバス２５からのデータビットＤＢ　と
基準電圧ｖＲ２とであり、他方第２の差動増幅回路のト
ランジスタ６４および６５のベースへの入力は、比較入
力回路ユニット１９Ａの相補出力である。

データドライバ回路ユニット２４Ａからの出力ＤＯは、
トランジスタ６１．６２．８３および８７ならびに抵抗
器８０．８１および８４を含むプッシュプル回路によっ
て生成される。より具体的には・プッシュプル用の上部
トランジスタ６２がトランジスタ対６５．６６の共通コ
レクタ接続点から直接に入力を受け取り、他方プッシュ
プル用の下部出力トランジスタ８７への入力は、トラン
ジスタ６１を含む非反転エミッタフォロワ回路を通じて
トランジスタ対６３．６４の共通エミッタ接続点から与
えられる。ショットキバリアダイオード７６および８６
は、トランジスタ６２および８７のコレクタおよびベー
スの間に接続され、またトランジスタ８３はダイオード
接続されて抵抗器８４を通じてバイアスされ、このトラ
ンジスタ８３がトランジスタ８７をバイアスするのに用
いられている。

つぎに動作について説明しよう。「アレイ」モードはデ
ータビットＤＢ　が、出力バス１５上の出力データピッ
トＤＯをそれぞれ制御するようにすることが望まれるも
のであり、このモードでは信号ＢＰＳは低（Ｄ　ＯＷＮ
　）状態に保持される。

これによりトランジスタ４３がターンオフされ、トラン
ジスタ４５がターンオンされ、この結果抵抗器５０およ
び５２の間の接続点電圧が、抵抗器５１および５３の間
の接続点電圧より大なものとされる。これにともなって
、データドライバ回路２４のトランジスタ７７がターン
オフし、他方トランジスタ７８がターンオンする。この
結果、トランジスタ７９がトランジスタ６ろおよび６６
からなる差動増幅器に電流源トランジスタとして結合さ
れる。このため、結接点９０および９１の電圧がデータ
ピッ）ＤＢ　の状態によって、すなわち基準電圧ＶＲ２
に対するデータビット信号ＤＢ　電圧によって制御され
る。たとえば、データビットＤＢ　が高（ＵＰ）状態で
あれば結接点９１は結接点９０より正となる。この場合
、トランジスタ６２がターンオンされて、トランジスタ
８７がターンオフされる。このため、出力ビットＤｏ　
は高（ＵＰ　）レベルとなるのである。ＤＢが低状態で
あれば、結接点９０は結接点９１よりも高電圧となり、
このためトランジスタ６２がターンオフされてトランジ
スタ８７がターンオンされ、ＤＯが低（ＤＯＷＮ）論理
状態にセットされることとなる。

他方、バイパスモードにおいては、高状態の信号ＢＰＳ
によってトランジスタ４３がターンオンされることとな
る。この場合、バイパス選択回路２３のトランジスタ４
６がターンオンしてトランジスタ４５がターンオフする
。それゆえ抵抗器５１および５３の間の接続点電圧が、
抵抗器５０および５２の間の接続点電圧よりも正となる
。これによってドライバ回路２４のトランジスタ７７が
ターンオンとされ、トランジスタ７８がターンオフとさ
れ、この結果トランジスタ６４および６５からなる差動
増幅器にトランジスタ７９が電流源として結合される。

比較入力回路１９からの相端出力そしてこれに起因して
ビットＣＤＩ　の状態が結接点９０および９１の電圧を
制御する。トランジスタ７８がターンオフされているの
で、トランジスタ６３および６６からなって、データピ
ッ。

トＤＢ　により制御されている差動増幅器は、結接点９
０および９１の電圧に影響を与えない。それゆえ、この
発明によればバイト選択回路２２からのデータビット信
号ＤＢ　〜ＤＢ８の電圧がバイパス動作中には出力デー
タピットに影響を与えないことから、バイパス動作を書
込動作と同時に実行することができるということは容易
に理解できる。

以上で実施例の説明を終える。なお、この発明は上述実
施例に制約されるものではなく、種々変更を行えること
はもちろんである。

【図面の簡単な説明】

第１図はこの発明の一実施例を概略的に示すブロック図
、第２図は第１図例の詳細な構成を示す回路図である。 １４・・・・書込論理回路、１７・・・・メモリブロッ
ク、２２・・・・バイト選択回路、２３・・・・バイパ
ス選択回路、２４・・・・データドライバ回路。 第１頁の続き ０発　明　者　ウィリアム・ディ・シルクマンアメリカ
合衆国ニューヨーク州 ホープウェル・ジャンクション ・ビークマン・ロード・ポック ス１１９番地

Claims (1)

【特許請求の範囲】
1. メモリブロックと、このメモリブロック７５）らデータ
   を読み出す手段と、比較データおよび上言己読み出し手
   段の出力端に生じるデータビットのうちの選択された一
   方を出力データノ（スに送出する手段とを有し、書き込
   み動作および）（イ・くス動作を同時に行えるようにし
   たことを特徴とするディレクトリ・メモリ・システム。