JPS6315527A - 論理回路 - Google Patents
論理回路Info
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- JPS6315527A JPS6315527A JP61160262A JP16026286A JPS6315527A JP S6315527 A JPS6315527 A JP S6315527A JP 61160262 A JP61160262 A JP 61160262A JP 16026286 A JP16026286 A JP 16026286A JP S6315527 A JPS6315527 A JP S6315527A
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- Japan
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- current
- circuit
- constant current
- collector
- terminal
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- 230000005260 alpha ray Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 3
- 241000238413 Octopus Species 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔ＰＲ要〕
本発明は論理回路であって、カレントスイッチを構成す
るトランジスタのコレクタに接地された電源から電流を
供給する抵抗に定電流回路を接続して、この抵抗に小電
流を流すことによって出力レベルを一定にしつつ、抵抗
値を小さくすることによって、α線の入来による負極性
ノイズの放電時間を短かくし、そのパルス幅を短かくＪ
る。
るトランジスタのコレクタに接地された電源から電流を
供給する抵抗に定電流回路を接続して、この抵抗に小電
流を流すことによって出力レベルを一定にしつつ、抵抗
値を小さくすることによって、α線の入来による負極性
ノイズの放電時間を短かくし、そのパルス幅を短かくＪ
る。
本発明は論理回路に関し、特にフリップフロップ等の前
段に設ＧノられるＥＣＬ形の論理回路に関する。
段に設ＧノられるＥＣＬ形の論理回路に関する。
論理回路の半導体集積回路ではアンド回路、オア回路等
の組合せ回路とフリップ７０ツブ、レジスタ等の順序回
路とが種々に組合せられて回路構成がなされている。
の組合せ回路とフリップ７０ツブ、レジスタ等の順序回
路とが種々に組合せられて回路構成がなされている。
上記の論理回路においては第４図に示づ如く、順序回路
であるＤ形のフリップフロップ１のり［］ツク入力は組
合せ回路であるオア回路２を介して供給することが一般
的である。
であるＤ形のフリップフロップ１のり［］ツク入力は組
合せ回路であるオア回路２を介して供給することが一般
的である。
第５図は従来の論理回路の一例の回路図を示１１゜この
回路はＥＣＬ（エミッタ・カップルド・ロジック）形の
オア回路で第４図のオア回路２に用いられるものである
。
回路はＥＣＬ（エミッタ・カップルド・ロジック）形の
オア回路で第４図のオア回路２に用いられるものである
。
同図中、端子１０又は１１が端子１２の基準電圧ＶＲＥ
Ｆより高いトルベルとなると、抵抗Ｒ１及びトランジス
タＱ１にはほとんど電流が流れなくなり、端子１３より
１ルベルの信号が出力される。
Ｆより高いトルベルとなると、抵抗Ｒ１及びトランジス
タＱ１にはほとんど電流が流れなくなり、端子１３より
１ルベルの信号が出力される。
第５図示の回路において、端子１３より１ルベルの信号
が出力されている際に、この回路にα線が入来すると、
トランジスタＱ＋のコレクタ及び拡散抵抗である抵抗Ｒ
１の接合部で電離現象が発生し、トランジスタＱ１のコ
レクタ電位が瞬間的に下がり、端子１３の出力信号レベ
ルが下がる。
が出力されている際に、この回路にα線が入来すると、
トランジスタＱ＋のコレクタ及び拡散抵抗である抵抗Ｒ
１の接合部で電離現象が発生し、トランジスタＱ１のコ
レクタ電位が瞬間的に下がり、端子１３の出力信号レベ
ルが下がる。
つまりα線により負極性ノイズが発生する。
上記負極性ノイズにより端子１３の電圧がフリップフロ
ップ１のスレッショールドレベル以下となるとフリップ
７０ツブ１はデータ入力をラッチしてしまい、誤動作を
起こすという問題点があった。
ップ１のスレッショールドレベル以下となるとフリップ
７０ツブ１はデータ入力をラッチしてしまい、誤動作を
起こすという問題点があった。
また、第５図示の回路の出力信号が例えばＳＲ形のフリ
ップフロップのセット入力端子又はリセット入力端子に
供給される場合にも、同様にしてＳＲ形のフリップフロ
ップの内部状態が反転し誤動作を起こり。
ップフロップのセット入力端子又はリセット入力端子に
供給される場合にも、同様にしてＳＲ形のフリップフロ
ップの内部状態が反転し誤動作を起こり。
本発明はこのような点にかんがみてなされたものであり
、α線による負極性ノイズの放電時間を短かくしそのパ
ルス幅を短かくした論理回路を提供することを目的とす
る。
、α線による負極性ノイズの放電時間を短かくしそのパ
ルス幅を短かくした論理回路を提供することを目的とす
る。
本発明になる論理回路は、複数のトランジスタ（Ｑｌ〜
Ｑ１３）にアースレベルの電源（Ｖｃ ｃ ）よりの電
流を供給する複数の抵抗（Ｒ＋〜Ｒｓ）夫々に対応して
設けられており、複数のトランジスタ（Ｑ１〜Ｑ１３）
と複数の抵抗（Ｒ’＋〜Ｒｓ）との接続点に一端を接続
され、負のレベルの電源（■εＥ）に他端を接続された
複数の定電流回路（２１，２２，２６，２７，４１＞を
有する。
Ｑ１３）にアースレベルの電源（Ｖｃ ｃ ）よりの電
流を供給する複数の抵抗（Ｒ＋〜Ｒｓ）夫々に対応して
設けられており、複数のトランジスタ（Ｑ１〜Ｑ１３）
と複数の抵抗（Ｒ’＋〜Ｒｓ）との接続点に一端を接続
され、負のレベルの電源（■εＥ）に他端を接続された
複数の定電流回路（２１，２２，２６，２７，４１＞を
有する。
例えばトランジスタＱ１のコレクタにおける、α線によ
る負極性ノイズの放゛市時間Ｔは、トランジスタＱ＋の
コレクタ及び抵抗Ｒ１夫々の接合容量とトランジスタＱ
１のコレクタの浮遊容量との和をＣとし、抵抗Ｒ０とＲ
１との和をＲとすると、次の如く表わされる。
る負極性ノイズの放゛市時間Ｔは、トランジスタＱ＋の
コレクタ及び抵抗Ｒ１夫々の接合容量とトランジスタＱ
１のコレクタの浮遊容量との和をＣとし、抵抗Ｒ０とＲ
１との和をＲとすると、次の如く表わされる。
０ｃＣ−Ｒ
本発明においては上記の抵抗Ｒが従来よりＲ。
だけ小さくなるため、負極性ノイズのｔ１１１時間Ｔが
短かくなりそのパルス幅が短かくなる。
短かくなりそのパルス幅が短かくなる。
第１図は本発明になる論理回路の第１実施例の回路図を
示す。同図中、第５図と同一部分には同一符号を付し、
その説明を省略する。
示す。同図中、第５図と同一部分には同一符号を付し、
その説明を省略する。
第１図の回路はＥＣＬ形のオア回路及びノア回路である
。トランジスタＱ＋ 、Ｑ２ 、Ｑ３はｈレントスイッ
プを構成しており、これらのエミッタ電流は定電流回路
２０を流れる。トランジスタＱＩのコレクタは抵抗Ｒ１
を介してアースレベル（＝ＯＶ）の電源Ｖｃｃに接続さ
れ、トランジスタＱ２ 、Ｑ３夫々のコレクタは抵抗Ｒ
２（＝Ｒ１）を介して電源Ｖ’ｃ ｃに接続されている
。
。トランジスタＱ＋ 、Ｑ２ 、Ｑ３はｈレントスイッ
プを構成しており、これらのエミッタ電流は定電流回路
２０を流れる。トランジスタＱＩのコレクタは抵抗Ｒ１
を介してアースレベル（＝ＯＶ）の電源Ｖｃｃに接続さ
れ、トランジスタＱ２ 、Ｑ３夫々のコレクタは抵抗Ｒ
２（＝Ｒ１）を介して電源Ｖ’ｃ ｃに接続されている
。
また、トランジスタＱ＋のコレクタはエミッタフォロア
構成のトランジスタＱ４のベースに接続されると共に、
定電流回路２１の一端に接続され、定電流回路２１の（
ｌ！！ 端ハ負のレベ／ｌｚ （＝−５，２Ｖ）の電源
ＶＥＥに接続されている。トランジスタＱ２．０３夫々
のコレクタはエミッタフォロア構成のトランジスタＱ５
のベースに接続されると共に定電流回路２２の一端に接
続され、定電流回路２２の（ｌ！！端は電源端子ＶＥＥ
に接続されている。
構成のトランジスタＱ４のベースに接続されると共に、
定電流回路２１の一端に接続され、定電流回路２１の（
ｌ！！ 端ハ負のレベ／ｌｚ （＝−５，２Ｖ）の電源
ＶＥＥに接続されている。トランジスタＱ２．０３夫々
のコレクタはエミッタフォロア構成のトランジスタＱ５
のベースに接続されると共に定電流回路２２の一端に接
続され、定電流回路２２の（ｌ！！端は電源端子ＶＥＥ
に接続されている。
定電流回路２１．２２夫々は、定電流回路２０の流す電
流１１に比して小電流の電流１２を流す。
流１１に比して小電流の電流１２を流す。
端子１０又は１１が端子１２の基準電圧ＶＲＥＦより高
いトルベルとなると、トランジスタＱＩにはほとんど電
流は流れないが、抵抗Ｒ１には定電流回路２１によって
電流１２が流れる。
いトルベルとなると、トランジスタＱＩにはほとんど電
流は流れないが、抵抗Ｒ１には定電流回路２１によって
電流１２が流れる。
電流１２は小電流であるため、トランジスタＱ４のエミ
ッタに接続された端子１３のオア出力の出力信号はトル
ベルである。
ッタに接続された端子１３のオア出力の出力信号はトル
ベルである。
また、このとき抵抗Ｒ２には定電流回路２０による電流
ｉ＋と定電流回路２２による電流１２とが流れ、トラン
ジスタＱ５のエミッタに接続された端子２３のノア出ノ
ｊの出力信号はトルベルである。
ｉ＋と定電流回路２２による電流１２とが流れ、トラン
ジスタＱ５のエミッタに接続された端子２３のノア出ノ
ｊの出力信号はトルベルである。
このように、端子１３のトルベル出力時においてはα線
が入来して端子１３の出力信号のレベルが低下しても放
電時間が短かり４ｇることにより、そのパルス幅が短か
（なり、次段のフリップフロップが誤動作を起こすこと
を防止できる。
が入来して端子１３の出力信号のレベルが低下しても放
電時間が短かり４ｇることにより、そのパルス幅が短か
（なり、次段のフリップフロップが誤動作を起こすこと
を防止できる。
端子１０及び１１がトルベルである場合ム、同様にして
α線が入来して端子２３の出力信号のレベルが低下して
も放電時間が短かくなることにより、そのパルス幅が短
かくなる。
α線が入来して端子２３の出力信号のレベルが低下して
も放電時間が短かくなることにより、そのパルス幅が短
かくなる。
第２図は本発明回路の第２実施例の回路図を示す。この
回路はＥＣＬ形のアンド回路及びナンド回路である。ト
ランジスタＱ６ 、Ｑｙはカレントスイッチを構成し、
夫々のエミッタは電流１１を流す定電流回路２４に接続
されている。トランジスタＱｓ 、０９はカレントスイ
ッチを構成し、夫々のエミッタは１−ランジスタＱ７の
コレクタに接続され、夫々の」レクタは抵抗Ｒ３、ＲＪ
を介して電源Ｖｃｃに接続されている。トランジスタＱ
２のベースはトランジスタ０＋ｏのエミッタ及び小電流
１２を流す定電流回路２５に接続されている。
回路はＥＣＬ形のアンド回路及びナンド回路である。ト
ランジスタＱ６ 、Ｑｙはカレントスイッチを構成し、
夫々のエミッタは電流１１を流す定電流回路２４に接続
されている。トランジスタＱｓ 、０９はカレントスイ
ッチを構成し、夫々のエミッタは１−ランジスタＱ７の
コレクタに接続され、夫々の」レクタは抵抗Ｒ３、ＲＪ
を介して電源Ｖｃｃに接続されている。トランジスタＱ
２のベースはトランジスタ０＋ｏのエミッタ及び小電流
１２を流す定電流回路２５に接続されている。
トランジスタＱ８のコレクタはエミッタフＡ［］ア構成
のトランジスタＱ１１のベースに１ａ続されると共に定
電流源２６に接続され、トランジスタＱ９のコレクタは
エミッタフォロア構成のトランジスタＱ１２のベース及
び小雪流１１を流す定電流源２７に接続されている。
のトランジスタＱ１１のベースに１ａ続されると共に定
電流源２６に接続され、トランジスタＱ９のコレクタは
エミッタフォロア構成のトランジスタＱ１２のベース及
び小雪流１１を流す定電流源２７に接続されている。
端子２８が端子２９の基準電圧ＶＲＥＦＩより高いトル
ベルで、かつ端子３０が端子２９の基準電圧ＶＲＥ Ｆ
ｌより高いトルベルであるとき［・ランジスタＱ８お
よびトランジスタＱ６にほぼどんど電流は流れないが、
抵抗Ｒ３には定電流回路２５によって小雪流１２が流れ
トランジスタＣ）＋＋のエミッタに接続された端子３２
のアンド出力信号はトルベルである。このように端子３
２のトルベル出力時においては、α線が入来して端子３
２の出力信号のレベルが低下しても放電時間が短かくな
ることにより、そのパルス幅が短かくなる。
ベルで、かつ端子３０が端子２９の基準電圧ＶＲＥ Ｆ
ｌより高いトルベルであるとき［・ランジスタＱ８お
よびトランジスタＱ６にほぼどんど電流は流れないが、
抵抗Ｒ３には定電流回路２５によって小雪流１２が流れ
トランジスタＣ）＋＋のエミッタに接続された端子３２
のアンド出力信号はトルベルである。このように端子３
２のトルベル出力時においては、α線が入来して端子３
２の出力信号のレベルが低下しても放電時間が短かくな
ることにより、そのパルス幅が短かくなる。
同様にして端子２８又３０がトルベルであるどきも、α
線が入来して端子３３の出力信号のレベルが低下しても
放電時間が短かくなることにより、そのパルス幅が短か
くなる。
線が入来して端子３３の出力信号のレベルが低下しても
放電時間が短かくなることにより、そのパルス幅が短か
くなる。
第３図は本発明回路の第３実施例の回路図を示す。同図
中、第２図と同一部分には同一符号を付し、その説明を
省略する。
中、第２図と同一部分には同一符号を付し、その説明を
省略する。
同図中、カレントスイッチを構成するトランジスタＱａ
、Ｑｓのエミッタは電流１１を流す定電流回路４０に
接続されている。端子３１には基準ｆｆ１ｆｆ：Ｖｎｅ
ｐ＋が供給されるでいる。また、トランジスタＱｓ 、
Ｑａ夫々のコレクタはトランジスタＱｕのベースに接続
されている。トランジスタＱ７のコレクタは抵抗Ｒ５を
介してＩｍＶｃｃに接続され、かつエミッタフォロア構
成のトランジスタＱ＋ａのベースに接続されると共に小
雪流１２を流す定電流回路４１に接続されている。
、Ｑｓのエミッタは電流１１を流す定電流回路４０に
接続されている。端子３１には基準ｆｆ１ｆｆ：Ｖｎｅ
ｐ＋が供給されるでいる。また、トランジスタＱｓ 、
Ｑａ夫々のコレクタはトランジスタＱｕのベースに接続
されている。トランジスタＱ７のコレクタは抵抗Ｒ５を
介してＩｍＶｃｃに接続され、かつエミッタフォロア構
成のトランジスタＱ＋ａのベースに接続されると共に小
雪流１２を流す定電流回路４１に接続されている。
端子２８．３０夫々が基準電圧ＶＲＥＦＩより畠いトル
ベルのときに、抵抗Ｒ３には定電流回路２６により小電
流１２が流れ端子３２の出力Ｃ８はトルベルである。ま
た端子２８又は３０が基へ「−電圧ＶＲＥ Ｆ ｌより
低いトルベルのときに、抵抗Ｒ４、Ｒｓ夫々には定電流
回路２７．４１により小電流１２が流れ端子３３の出力
信号は１−ルベルである。このように、端子３２又は３
３の１ルベル出力時においては、α線が入来して出力信
号のレベルが低下してもそのパルス幅ば短かくなる。
ベルのときに、抵抗Ｒ３には定電流回路２６により小電
流１２が流れ端子３２の出力Ｃ８はトルベルである。ま
た端子２８又は３０が基へ「−電圧ＶＲＥ Ｆ ｌより
低いトルベルのときに、抵抗Ｒ４、Ｒｓ夫々には定電流
回路２７．４１により小電流１２が流れ端子３３の出力
信号は１−ルベルである。このように、端子３２又は３
３の１ルベル出力時においては、α線が入来して出力信
号のレベルが低下してもそのパルス幅ば短かくなる。
（発明の効果〕
上述の如く、本発明によれば、α線の入来により発生す
る０極性ノイズの放電時間を短かくすることかでき、ト
ルベルの出ツノ信号のレベル低下のパルス幅が短かくで
き後段のフリップフロップ等の誤動作を防止できる。
る０極性ノイズの放電時間を短かくすることかでき、ト
ルベルの出ツノ信号のレベル低下のパルス幅が短かくで
き後段のフリップフロップ等の誤動作を防止できる。
第１図、第２図、第３図夫々は本発明になる論理回路の
各実施例の回路図、 第４図は論理回路の接続を示す図、 第５図は従来回路の一例の回路図である。 図中において、 ２０〜２２．２４〜２７．４０．４１は定電流回路、 Ｒ１−Ｒ５は負荷抵抗、 Ｑ１〜Ｑ１３はトランジスタである。 本実５蛸”回路の都ｑ卒暇燭メ御１杓回ｙき石口第１図
各実施例の回路図、 第４図は論理回路の接続を示す図、 第５図は従来回路の一例の回路図である。 図中において、 ２０〜２２．２４〜２７．４０．４１は定電流回路、 Ｒ１−Ｒ５は負荷抵抗、 Ｑ１〜Ｑ１３はトランジスタである。 本実５蛸”回路の都ｑ卒暇燭メ御１杓回ｙき石口第１図
Claims (1)
- 【特許請求の範囲】 複数のトランジスタ（Ｑ＿１〜Ｑ＿１＿３）でカレント
スイッチを構成したエミッタ・カップルド・ロジック形
の論理回路において、 該複数のトランジスタ（Ｑ＿１〜Ｑ＿１＿３）にアース
レベルの電源（Ｖ＿Ｃ＿Ｃ）よりの電流を供給する複数
の抵抗（Ｒ＿１〜Ｒ＿５）夫々に対応して設けられてお
り、該複数のトランジスタ（Ｑ＿１〜Ｑ＿１＿３）と該
複数の抵抗（Ｒ＿１〜Ｒ＿５）との接続点に一端を接続
され、負のレベルの電源（Ｖ＿Ｅ＿Ｅ）に他端を接続さ
れた複数の定電流回路（２１、２２、２６、２７、４１
）を有することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160262A JPS6315527A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160262A JPS6315527A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315527A true JPS6315527A (ja) | 1988-01-22 |
Family
ID=15711201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160262A Pending JPS6315527A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7662425B2 (en) | 1996-11-25 | 2010-02-16 | Seiko Epson Corporation | Method of manufacturing organic EL element, organic EL element and organic EL display device |
-
1986
- 1986-07-08 JP JP61160262A patent/JPS6315527A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7662425B2 (en) | 1996-11-25 | 2010-02-16 | Seiko Epson Corporation | Method of manufacturing organic EL element, organic EL element and organic EL display device |
| US8614545B2 (en) | 1996-11-25 | 2013-12-24 | Seiko Epson Corporation | Organic EL display device having a bank formed to fill spaces between pixel electrodes |
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