JPS61281620A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61281620A JPS61281620A JP12356285A JP12356285A JPS61281620A JP S61281620 A JPS61281620 A JP S61281620A JP 12356285 A JP12356285 A JP 12356285A JP 12356285 A JP12356285 A JP 12356285A JP S61281620 A JPS61281620 A JP S61281620A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
こめ発明は、エミッタ結合型論理回路の出力を強制的に
低論理レベルにする機能を有する半導体集積回路に関す
るものである。
低論理レベルにする機能を有する半導体集積回路に関す
るものである。
第３図は従来のこの種機能を有するエミッタ結合型論理
回路であり、図において、（Ｑｌ）はコレクタが接地端
子（ＶＣ）に接続されベースが入力端子（ＩＮ）に接続
されたトランジスタ、（Ｑ２）はベースが基準電圧端子
（ＶＪに接続されエミッタがトランジスタ（Ｑｌ）のエ
ミッタと共通接続されたトランジスタ、（Ｒ２）は一端
が接地端子（Ｖｃ）に接続され他端がトランジスタ（Ｑ
２）のコレクタに接続された第１の負荷抵抗、（Ｑ５）
はコレクタがトランジスタ（Ｑｌ）および（Ｑ２）のエ
ミッタ共通接続点に接続されエミッタが第２の負荷抵抗
（Ｒ３）を介して負電源端子（ＶＥ）に接続されベース
が定電流回路用基準電圧端子（ｖ３）に接続されたトラ
ンジスタであり、以上により差動増幅回路を構成する。
回路であり、図において、（Ｑｌ）はコレクタが接地端
子（ＶＣ）に接続されベースが入力端子（ＩＮ）に接続
されたトランジスタ、（Ｑ２）はベースが基準電圧端子
（ＶＪに接続されエミッタがトランジスタ（Ｑｌ）のエ
ミッタと共通接続されたトランジスタ、（Ｒ２）は一端
が接地端子（Ｖｃ）に接続され他端がトランジスタ（Ｑ
２）のコレクタに接続された第１の負荷抵抗、（Ｑ５）
はコレクタがトランジスタ（Ｑｌ）および（Ｑ２）のエ
ミッタ共通接続点に接続されエミッタが第２の負荷抵抗
（Ｒ３）を介して負電源端子（ＶＥ）に接続されベース
が定電流回路用基準電圧端子（ｖ３）に接続されたトラ
ンジスタであり、以上により差動増幅回路を構成する。
また、トランジスタ（Ｑ５）と負荷抵抗（Ｒ３）で定電
流回路を構成する。（Ｑ９）はコレクタがトランジスタ
（Ｑ２）のコレクタに接続されベースが制御端子（Ｑ３
）に接続されエミッタがトランジスタ（Ｑｌ）および（
Ｑ２）のエミッタ共通接続点に接続されたトランジスタ
、（Ｑ８）はコレクタが接地端子（Ｖｃ）に接続されベ
ースがトランジスタ（Ｑ２）のコレクタに接続されエミ
ッタが出力端子（Ｑ２）に接続されたトランジスタであ
る。
流回路を構成する。（Ｑ９）はコレクタがトランジスタ
（Ｑ２）のコレクタに接続されベースが制御端子（Ｑ３
）に接続されエミッタがトランジスタ（Ｑｌ）および（
Ｑ２）のエミッタ共通接続点に接続されたトランジスタ
、（Ｑ８）はコレクタが接地端子（Ｖｃ）に接続されベ
ースがトランジスタ（Ｑ２）のコレクタに接続されエミ
ッタが出力端子（Ｑ２）に接続されたトランジスタであ
る。
次に動作について説明する。一般に計算機等に搭載され
る論理ＬＳＩは、第４図に示すように複数個のＬＳＩ素
子（２）を１枚のセラミック基板（３）もしくは直接プ
リント基板に装着されている。これらＬＳＩ素子はそれ
ぞれが第４図の矢印で示すようにセラミック基板（３）
内の配線もしくはプリント基板内の配線により複雑に結
線されており、各ＬＳＩ素子を個々にテストすることは
困難となる。
る論理ＬＳＩは、第４図に示すように複数個のＬＳＩ素
子（２）を１枚のセラミック基板（３）もしくは直接プ
リント基板に装着されている。これらＬＳＩ素子はそれ
ぞれが第４図の矢印で示すようにセラミック基板（３）
内の配線もしくはプリント基板内の配線により複雑に結
線されており、各ＬＳＩ素子を個々にテストすることは
困難となる。
そこで、第３図に示す回路構成を出カバソファ回路とし
て使用することにより任意のＬＳＩ素子の出力を強制的
に低レベルの論理出力に固定し他のＬＳＩ素子との信号
のつながりを絶つことができ、テストされるべきＬＳＩ
素子は他のＬＳＩ素子からの信号の影響を受けることが
ないのでテストが容易になる。
て使用することにより任意のＬＳＩ素子の出力を強制的
に低レベルの論理出力に固定し他のＬＳＩ素子との信号
のつながりを絶つことができ、テストされるべきＬＳＩ
素子は他のＬＳＩ素子からの信号の影響を受けることが
ないのでテストが容易になる。
第３図の回路の動作を説明する。実使用時には出力端子
（０２）に負荷抵抗（Ｒ２）が接続される。制御端子（
Ｑ３）に入力端子（ＩＮ）に加えられる高レベルの論理
入力より１００ｍＶ程度高い電圧を加えれば、定電流回
路（Ｑ５）および（Ｒ３）を流れる電流はトランジスタ
（Ｑ９）および負荷抵抗（Ｒ２）を流れ、出力端子（０
２）は入力端子（ＩＮ）の状態にかかわらず低レベルの
論理出力となる。制御端子（Ｑ３）に低レベルの論理入
力が印加された場合にはＯＲゲートとして動作する。
なお、上記従来例ではＯＲゲートの場合について説明し
たが、第３図の入力端子（ｔＮ）と基準電圧端子（ｖ８
）を入れ換えることによってＮＯＲゲートとして動作し
、制御端子（Ｑ３）に入力端子（ＩＮ）に加えられる高
レベルの論理人力より１００ｍＶ程度高い電圧を印加す
ると上記従来例と同様の動作を示す。
（０２）に負荷抵抗（Ｒ２）が接続される。制御端子（
Ｑ３）に入力端子（ＩＮ）に加えられる高レベルの論理
入力より１００ｍＶ程度高い電圧を加えれば、定電流回
路（Ｑ５）および（Ｒ３）を流れる電流はトランジスタ
（Ｑ９）および負荷抵抗（Ｒ２）を流れ、出力端子（０
２）は入力端子（ＩＮ）の状態にかかわらず低レベルの
論理出力となる。制御端子（Ｑ３）に低レベルの論理入
力が印加された場合にはＯＲゲートとして動作する。
なお、上記従来例ではＯＲゲートの場合について説明し
たが、第３図の入力端子（ｔＮ）と基準電圧端子（ｖ８
）を入れ換えることによってＮＯＲゲートとして動作し
、制御端子（Ｑ３）に入力端子（ＩＮ）に加えられる高
レベルの論理人力より１００ｍＶ程度高い電圧を印加す
ると上記従来例と同様の動作を示す。
従来の半導体集積回路装置は以上のように構成されてい
るので、入力端子に印加される電圧の高低にかかわらず
出力端子を低レベルの論理出力とするには、ＯＲ出力ま
たはＮＯＲ出力のどちらか一方しか選択できないという
欠点があった。
るので、入力端子に印加される電圧の高低にかかわらず
出力端子を低レベルの論理出力とするには、ＯＲ出力ま
たはＮＯＲ出力のどちらか一方しか選択できないという
欠点があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力の論理レベルにかかわらずＯＲおよびＮ
ＯＲＯＲ力出力制的に低レベルの論理出力にすることが
できるとともに、この低レベルの論理出力が通常のＯＲ
およびＮＯＲゲートとして動作した場合の低レベルの論
理と同一であるエミッタ結合型論理回路を得ることを目
的とする。
たもので、入力の論理レベルにかかわらずＯＲおよびＮ
ＯＲＯＲ力出力制的に低レベルの論理出力にすることが
できるとともに、この低レベルの論理出力が通常のＯＲ
およびＮＯＲゲートとして動作した場合の低レベルの論
理と同一であるエミッタ結合型論理回路を得ることを目
的とする。
この発明に係る半導体集積回路装置は、差動増幅回路を
２つ有し、第１の差動増幅回路のＯＲおよびＮＯＲ出力
をそれぞれ第２の差動増幅回路のＮＯＲおよびＯＲ出力
と接続するとともに、第２の差動増幅回路には特定の電
圧を印加することによっモこの差動増幅回路を動作およ
び非動作状態にできる制御端子を設けたのである。
２つ有し、第１の差動増幅回路のＯＲおよびＮＯＲ出力
をそれぞれ第２の差動増幅回路のＮＯＲおよびＯＲ出力
と接続するとともに、第２の差動増幅回路には特定の電
圧を印加することによっモこの差動増幅回路を動作およ
び非動作状態にできる制御端子を設けたのである。
この発明における半導体集積回路装置は、第２の差動増
幅回路の制御端子にこの差動増幅回路を動作させる電圧
を与えることにより、入力端子に印加される論理レベル
にかかわらず第１の差動増幅回路のＯＲおよびＮＯＲ出
力を両方とも低レベルの論理出力とする。また、制御端
子に第２の差動増幅回路を動作させない電圧を印加する
ことにより、通常のＯＲおよびＮＯＲゲートとして動作
する 〔実施例〕 以下、この発明に係る半導体集積回路装置の一実施例を
図について説明する。第１図において、（Ｑｌ）および
（Ｃ２）ならびに（Ｃ３）および（Ｃ４）はそれぞれエ
ミッタが共通接続されたトランジスタ、（Ｒ１）および
（Ｒ２’）は一端が接地端子（Ｖｃ）に接続され他端が
それぞれトランジスタ（Ｑｌ）および（Ｃ３）ならびに
トランジスタ（Ｃ２）および（Ｃ４）のコレクタに接続
された抵抗値ＲＣの抵抗、（Ｃ５）および（Ｃ６）はコ
レクタがそれぞれトランジスタ（Ｑｌ）および（Ｃ２）
ならびにトランジスタ（Ｃ３）および（Ｃ４）のエミッ
タ共通接続点に接続され、エミッタがそれぞれ抵抗値Ｒ
８の抵抗（Ｒ３）および（Ｒ４）を介して負電源端子（
ＶＥ）に接続されたトランジスタであり、（Ｃ５）およ
び（Ｒ３）ならびに（Ｃ６）および（Ｒ４）でそれぞれ
定電流回路を構成する。（Ｃ７）および（Ｃ８）はコレ
クタが接地端子（Ｖｃ）に接続されベースがそれぞれト
ランジスタ（Ｑｌ）および（Ｃ３）ならびにトランジス
タ（Ｃ２）および（Ｃ４）のコレクタに接続されエミッ
タがそれぞれ出力端子（Ｏｌ）および（０２）に接続さ
れたトランジスタであり、（Ｖｔ）はトランジスタ（Ｃ
２）および（Ｃ３）のベースに接続された基準電圧端子
、（ＩＮ）はトランジスタ（Ｑｌ）および（Ｃ４）のベ
ースに接続された入力端子、（Ｖ、）はトランジスタ（
Ｃ５）のベースに接続された定電流回路用基準電圧端子
、（Ｃ１）はトランジスタ（Ｃ６）のベースに接続され
た制御端子である。
幅回路の制御端子にこの差動増幅回路を動作させる電圧
を与えることにより、入力端子に印加される論理レベル
にかかわらず第１の差動増幅回路のＯＲおよびＮＯＲ出
力を両方とも低レベルの論理出力とする。また、制御端
子に第２の差動増幅回路を動作させない電圧を印加する
ことにより、通常のＯＲおよびＮＯＲゲートとして動作
する 〔実施例〕 以下、この発明に係る半導体集積回路装置の一実施例を
図について説明する。第１図において、（Ｑｌ）および
（Ｃ２）ならびに（Ｃ３）および（Ｃ４）はそれぞれエ
ミッタが共通接続されたトランジスタ、（Ｒ１）および
（Ｒ２’）は一端が接地端子（Ｖｃ）に接続され他端が
それぞれトランジスタ（Ｑｌ）および（Ｃ３）ならびに
トランジスタ（Ｃ２）および（Ｃ４）のコレクタに接続
された抵抗値ＲＣの抵抗、（Ｃ５）および（Ｃ６）はコ
レクタがそれぞれトランジスタ（Ｑｌ）および（Ｃ２）
ならびにトランジスタ（Ｃ３）および（Ｃ４）のエミッ
タ共通接続点に接続され、エミッタがそれぞれ抵抗値Ｒ
８の抵抗（Ｒ３）および（Ｒ４）を介して負電源端子（
ＶＥ）に接続されたトランジスタであり、（Ｃ５）およ
び（Ｒ３）ならびに（Ｃ６）および（Ｒ４）でそれぞれ
定電流回路を構成する。（Ｃ７）および（Ｃ８）はコレ
クタが接地端子（Ｖｃ）に接続されベースがそれぞれト
ランジスタ（Ｑｌ）および（Ｃ３）ならびにトランジス
タ（Ｃ２）および（Ｃ４）のコレクタに接続されエミッ
タがそれぞれ出力端子（Ｏｌ）および（０２）に接続さ
れたトランジスタであり、（Ｖｔ）はトランジスタ（Ｃ
２）および（Ｃ３）のベースに接続された基準電圧端子
、（ＩＮ）はトランジスタ（Ｑｌ）および（Ｃ４）のベ
ースに接続された入力端子、（Ｖ、）はトランジスタ（
Ｃ５）のベースに接続された定電流回路用基準電圧端子
、（Ｃ１）はトランジスタ（Ｃ６）のベースに接続され
た制御端子である。
次に上記構成による半導体集積回路装置の動作について
説明する。第１図において、実使用時には出力端子（Ｑ
ｌ）および（Ｃ２）には負荷抵抗（Ｒ１）および（Ｒ２
）が接続される。制御端子（Ｃ）に負電源電圧Ｖ０を印
加すると、定電流回路（Ｃ６）および（Ｒ４）は動作せ
ずトランジスタ（Ｃ３）および（Ｃ４）は遮断状態とな
る。このため出力端子（ｏｌ）および（０２）は、それ
ぞれＮＯＲおよびＯＲの論理出力を示す、出力端子（０
１）および（０２）に現われる高レベルの論理出力Ｖ。
説明する。第１図において、実使用時には出力端子（Ｑ
ｌ）および（Ｃ２）には負荷抵抗（Ｒ１）および（Ｒ２
）が接続される。制御端子（Ｃ）に負電源電圧Ｖ０を印
加すると、定電流回路（Ｃ６）および（Ｒ４）は動作せ
ずトランジスタ（Ｃ３）および（Ｃ４）は遮断状態とな
る。このため出力端子（ｏｌ）および（０２）は、それ
ぞれＮＯＲおよびＯＲの論理出力を示す、出力端子（０
１）および（０２）に現われる高レベルの論理出力Ｖ。
Ｈおよび低レベルの論理出力ＶＯＬ（接地端子Ｖｃを基
準とする）は定電流回路（Ｃ５）および（Ｒ３）を流れ
る電流を１．とすると次式で近似できる。
準とする）は定電流回路（Ｃ５）および（Ｒ３）を流れ
る電流を１．とすると次式で近似できる。
ＶＯＮ ＃ ＶＩＥ （Ｑｔ） ＃ ＶＩＥ （
Ｑｌ） ・１ｔｌＶＯＬ ＃ＶＢＥ （Ｑｔ）
ＲＣＸ Ｉ ｓ’ Ｖａｔ （Ｑｓ） Ｒｅ
Ｘ Ｉｓ・・・（２）ここで、Ｖｓｚ（にｈ）およびＶ
ａｔ（Ｑｇ）はそれぞれトランジスタ（Ｑ、）および（
Ｃ３）のベース・エミッタ間電圧である。
Ｑｌ） ・１ｔｌＶＯＬ ＃ＶＢＥ （Ｑｔ）
ＲＣＸ Ｉ ｓ’ Ｖａｔ （Ｑｓ） Ｒｅ
Ｘ Ｉｓ・・・（２）ここで、Ｖｓｚ（にｈ）およびＶ
ａｔ（Ｑｇ）はそれぞれトランジスタ（Ｑ、）および（
Ｃ３）のベース・エミッタ間電圧である。
次に、制御端子（Ｃ１）に基準電圧端子（■、）と同じ
電圧ＶＣＳを印加すると、定電流回路（Ｃ６）および（
Ｒ４）には定電流回路（Ｃ５）および（Ｒ３）と同じ電
流■８が流れる。いま、入力端子（ＩＮ）に高レベルの
論理入力を印加すると、トランジスタ（Ｑｌ）および（
Ｃ４）は導通状態、トランジスタ（Ｃ２）および（Ｃ３
）は遮断状態となる。このため定電流回路（Ｃ５）およ
び（Ｒ３）ならびに（Ｃ６）および（Ｒ４）を流れる電
流！Ｓは、それぞれトランジスタ（Ｑｌ）および抵抗（
Ｒ１）ならびにトランジスタ（Ｃ４）および抵抗（Ｒ２
）を流れ、出力端子（０１）および（Ｃ２）の出力電圧
Ｖ。＋ｓＶｏ＊は、 ＶＯＩ＃−ＶＩＥ （Ｑｔ） ＲＣＸ Ｉｓ ・・
・（３１Ｖｏｒ＃ＶＩＥ （Ｑｓ） Ｒｃ Ｘ Ｉｓ
・・・（４）となる、また、入力端子（ＩＮ）に低
レベルの論理入力を印加すると、トランジスタ（Ｃ２）
および（Ｃ３）は導通状態、トランジスタ（Ｑｌ）およ
び（Ｃ４）は遮断状態となり、電流Ｉｓはトランジスタ
（Ｃ２）および抵抗（Ｒ２）ならびにトランジスタ（Ｃ
３）および抵抗（Ｒ１）を流れ、出力端子（ｏｌ）およ
び（０２）の出力電圧は、ＶＯＩ＃−ＶＩＥ （Ｑｔ）
Ｒｅ Ｘ Ｉｇ ・・・（５）Ｖｏ−Ｖ＋＋ｔ
（Ｑａ） −Ｒｃ Ｘ Ｉ ｓ ・・・（６１となる
。
電圧ＶＣＳを印加すると、定電流回路（Ｃ６）および（
Ｒ４）には定電流回路（Ｃ５）および（Ｒ３）と同じ電
流■８が流れる。いま、入力端子（ＩＮ）に高レベルの
論理入力を印加すると、トランジスタ（Ｑｌ）および（
Ｃ４）は導通状態、トランジスタ（Ｃ２）および（Ｃ３
）は遮断状態となる。このため定電流回路（Ｃ５）およ
び（Ｒ３）ならびに（Ｃ６）および（Ｒ４）を流れる電
流！Ｓは、それぞれトランジスタ（Ｑｌ）および抵抗（
Ｒ１）ならびにトランジスタ（Ｃ４）および抵抗（Ｒ２
）を流れ、出力端子（０１）および（Ｃ２）の出力電圧
Ｖ。＋ｓＶｏ＊は、 ＶＯＩ＃−ＶＩＥ （Ｑｔ） ＲＣＸ Ｉｓ ・・
・（３１Ｖｏｒ＃ＶＩＥ （Ｑｓ） Ｒｃ Ｘ Ｉｓ
・・・（４）となる、また、入力端子（ＩＮ）に低
レベルの論理入力を印加すると、トランジスタ（Ｃ２）
および（Ｃ３）は導通状態、トランジスタ（Ｑｌ）およ
び（Ｃ４）は遮断状態となり、電流Ｉｓはトランジスタ
（Ｃ２）および抵抗（Ｒ２）ならびにトランジスタ（Ｃ
３）および抵抗（Ｒ１）を流れ、出力端子（ｏｌ）およ
び（０２）の出力電圧は、ＶＯＩ＃−ＶＩＥ （Ｑｔ）
Ｒｅ Ｘ Ｉｇ ・・・（５）Ｖｏ−Ｖ＋＋ｔ
（Ｑａ） −Ｒｃ Ｘ Ｉ ｓ ・・・（６１となる
。
式（３）、（４）、（５ンおよび（６）はいずれも式（
２）と同じであり、入力端子に印加される論理レベルに
かかわらず出力端子（０１）および（０２）には低レベ
ルの論理出力が現われ、この低レベルの論理出力は通常
のＯＲおよびＮＯＲゲートとして動作させたときの低レ
ベルの論理出力Ｖ。Ｌと等しい。
２）と同じであり、入力端子に印加される論理レベルに
かかわらず出力端子（０１）および（０２）には低レベ
ルの論理出力が現われ、この低レベルの論理出力は通常
のＯＲおよびＮＯＲゲートとして動作させたときの低レ
ベルの論理出力Ｖ。Ｌと等しい。
なお、上記実施例では制御端子（Ｃ１）に定電流回路用
基準電圧ＶＣ！を印加したが、第２図のように定電流回
路用基準電圧端子（Ｖ、）に接続する基準電圧発生回路
と同じ特性を示す基準電圧発生回路（１）をトランジス
タ（Ｃ６）のベースに接続してもよく、制御端子（Ｃ２
）に接続電圧ＶＣＣまたは負電源電圧Ｖｔｔを印加する
ことによって定電流回路（Ｃ６）および（Ｒ４）をそれ
ぞれ動作状態および非動作状態に制御でき、上記実施例
と同様の効果を奏する。
基準電圧ＶＣ！を印加したが、第２図のように定電流回
路用基準電圧端子（Ｖ、）に接続する基準電圧発生回路
と同じ特性を示す基準電圧発生回路（１）をトランジス
タ（Ｃ６）のベースに接続してもよく、制御端子（Ｃ２
）に接続電圧ＶＣＣまたは負電源電圧Ｖｔｔを印加する
ことによって定電流回路（Ｃ６）および（Ｒ４）をそれ
ぞれ動作状態および非動作状態に制御でき、上記実施例
と同様の効果を奏する。
以上のように、この発明では２つの差動増幅回路の相反
する論理出力同士を接続し、一方の差動増幅回路の定電
流回路に差動増幅回路の動作を阻止する制御端子を設け
るように構成したので、０ＲおよびＮＯＲＯＲ両輪力出
力力に印加される論理レベルのいかんにかかわらず、強
制的に低論理レベルにすることができる効果がある。
する論理出力同士を接続し、一方の差動増幅回路の定電
流回路に差動増幅回路の動作を阻止する制御端子を設け
るように構成したので、０ＲおよびＮＯＲＯＲ両輪力出
力力に印加される論理レベルのいかんにかかわらず、強
制的に低論理レベルにすることができる効果がある。
また、この低論理レベルは、通常のＯＲおよびＮＯＲゲ
ートとして動作させたときの低論理レベルと等しいとい
う利点がある。
ートとして動作させたときの低論理レベルと等しいとい
う利点がある。
第１図はこの発明の一実施例による半導体集積回路装置
を示す回路図、第２図はこの発明の他の実施例を示す半
導体集積回路装置の回路図、第３図は従来の半導体集積
回路装置を示す回路図、第４図はＬＳＩ素子としてセラ
ミック基板に装着されたときの概念図である。 （Ｑｌ）は第１のトランジスタ、（Ｃ２）は第２のトラ
ンジスタ、（Ｃ３）は第３のトランジスタ、（Ｃ４）は
第４のトランジスタ、（Ｃ５）および（Ｒ３）は第１の
定電流回路、（Ｃ６）および（Ｒ４）は第２の定電流回
路、（Ｃ７）は第５のトランジスタ、（Ｃ８）は第６の
トランジスタ、（Ｒ１）は第１の負荷抵抗、（Ｒ２）は
第２の負荷抵抗、（ｏｌ）は第１の出力端子、（Ｃ２）
は第２の出力端子、（Ｃ１）および（Ｃ２）は制御端子
、（ＩＮ）は入力端子、（Ｖｃ）は定電流回路用基準電
圧端子、（ｖ８）は基準電圧端子、（１１は定電流回路
用基準電圧発生回路、（２）はＬＳＩ素子（３）はセラ
ミック基板。 なお、図中、同一符号は同一または相当部分を示す。
を示す回路図、第２図はこの発明の他の実施例を示す半
導体集積回路装置の回路図、第３図は従来の半導体集積
回路装置を示す回路図、第４図はＬＳＩ素子としてセラ
ミック基板に装着されたときの概念図である。 （Ｑｌ）は第１のトランジスタ、（Ｃ２）は第２のトラ
ンジスタ、（Ｃ３）は第３のトランジスタ、（Ｃ４）は
第４のトランジスタ、（Ｃ５）および（Ｒ３）は第１の
定電流回路、（Ｃ６）および（Ｒ４）は第２の定電流回
路、（Ｃ７）は第５のトランジスタ、（Ｃ８）は第６の
トランジスタ、（Ｒ１）は第１の負荷抵抗、（Ｒ２）は
第２の負荷抵抗、（ｏｌ）は第１の出力端子、（Ｃ２）
は第２の出力端子、（Ｃ１）および（Ｃ２）は制御端子
、（ＩＮ）は入力端子、（Ｖｃ）は定電流回路用基準電
圧端子、（ｖ８）は基準電圧端子、（１１は定電流回路
用基準電圧発生回路、（２）はＬＳＩ素子（３）はセラ
ミック基板。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- ベースが入力端子に接続された第１のトランジスタと、
エミッタが上記第１のトランジスタのエミッタと共通接
続されベースが基準電圧端子に接続された第２のトラン
ジスタと、一端がそれぞれ上記第１および第２のトラン
ジスタのコレクタに接続され他端が第１の電源端子に接
続された第１および第２の負荷抵抗と、一端が上記第１
および第２のトランジスタのエミッタ共通接続点に接続
され他端が第２の電源端子に接続された第１の定電流回
路と、コレクタが上記第１のトランジスタのコレクタに
接続されベースが上記基準電圧端子に接続された第３の
トランジスタと、コレクタが上記第２のトランジスタの
コレクタに接続されエミッタが上記第３のトランジスタ
のエミッタと共通接続されベースが上記入力端子に接続
された第４のトランジスタと、一端が上記第３および第
４のエミッタ共通接続点に接続され他端が上記第２の電
源端子に接続された第２の定電流回路と、コレクタが上
記第１の電源端子に接続されベースがそれぞれ上記第１
および第２のトランジスタのコレクタに接続されエミッ
タがそれぞれ第１および第２の出力端子に接続された第
５および第６のトランジスタとを備え、上記第２の定電
流回路は特定の電圧を印加することによってこの定電流
回路を動作および非動作状態にできる制御端子を有する
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12356285A JPS61281620A (ja) | 1985-06-06 | 1985-06-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12356285A JPS61281620A (ja) | 1985-06-06 | 1985-06-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281620A true JPS61281620A (ja) | 1986-12-12 |
Family
ID=14863655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12356285A Pending JPS61281620A (ja) | 1985-06-06 | 1985-06-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602498A (en) * | 1994-03-15 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Current switching logic type circuit with small current consumption |
-
1985
- 1985-06-06 JP JP12356285A patent/JPS61281620A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602498A (en) * | 1994-03-15 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Current switching logic type circuit with small current consumption |
| US5754062A (en) * | 1994-03-15 | 1998-05-19 | Mitsubishi Denki Kabushiki Kaisha | Current switching logic type circuit with small current consumption |
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