JPS63151223A - Decoding circuit - Google Patents

Abstract

PURPOSE:To allow a decoding section to follow the counter speed even at high speed operation by connecting in multi-stage the flip-flops to outputs of a counter, and using the flip-flop output of each stage as a decoder of each stages so as to reduce the output wiring load capacitance of the counter. CONSTITUTION:A counter 10 is a 4-bit binary counter and each bit output and an output being the inversion of each output by inverters 11-14 are supplied respectively to a 1st stage flip-flop 30 and the output of the flip-flop 30 of the 1st stage enters a 2nd stage slip-flop 30 through the connection of the flip-flops. A decoder 20 is a 4-input AND gate constitution and the output of each stage of the flip-flop 30 is inputted to the decoder 20 of each stage. Since each bit output of the counter 10 is enough to be used as two inputs of the inverter and the first stage flip-flop, the fanout number goes to 2 and the output wiring capacitance of each bit is reduced. Thus, high speed decoding is attained.

Description

【発明の詳細な説明】 ［概要コ デコード回路であって、カウンタ出力を複数個のフリッ
プフロップで順次シフトーシ、各段のデコーダの入力を
各段のフリップ７０ツブ出力からとるようにしてカウン
タの出力配線負荷容量を低減する。Detailed Description of the Invention [Summary] This is a code-decoding circuit, in which the counter output is sequentially shifted by a plurality of flip-flops, and the input of the decoder of each stage is taken from the flip 70-tube output of each stage, so that the output wiring of the counter is Reduce load capacity.

［産業上の利用分野］ 本発明はデコード回路に関し、更に詳しくば２進を１０
進にデコードするデコード回路に関する。[Industrial Field of Application] The present invention relates to a decoding circuit, and more specifically, the present invention relates to a decoding circuit that converts binary to decimal.
This invention relates to a decoding circuit that performs decoding in decimal format.

２進を１０進にデコードするデコード回路は、キーボー
ド入力装置等において多用されているが、近年、回路の
高速化の傾向にある。このため、カウンタの出力配線負
荷容量を低減づることが要求されている。Decoding circuits that decode binary to decimal are often used in keyboard input devices and the like, but in recent years there has been a trend toward faster circuits. Therefore, it is required to reduce the output wiring load capacitance of the counter.

［従来の技術］ 第５図は従来のデコード回路を示す図である。[Conventional technology] FIG. 5 is a diagram showing a conventional decoding circuit.

３ビツトのバイナリカウンタ１の３ピツ１〜（２。3 bits 1 to 2 of 3 bit binary counter 1.

２１．２２）出力をそのまま或いはインパーク２〜４で
インバートして各３人カアンドゲーｈ　Ｇ○〜Ｇ７に送
り、各アンドゲートＧｏ〜Ｇ７からはＯ〜７までの１０
進符号が出力される。そして、選ばれた１０進符号のみ
がＩＩ　１　Ｉ＋レベルになる。21.22) Send the output as it is or invert it with impark 2 to 4 and send it to each 3-person gate G○ to G7, and from each AND gate Go to G7, 10 to O to 7
The decimal code is output. Then, only the selected decimal code becomes II 1 I+ level.

例えばカウンタ１の出力が１０進で３を示す（０１１）
であった」易合、アンドゲートＧ３のみが＃　Ｉ　ＩＩ
になり、自己がレレクトされたことを示す。For example, the output of counter 1 indicates 3 in decimal (011)
"It was easy, and only the AND gate G3 was # I II
, indicating that the self has been redirected.

［発明が解決しようとする問題点］ 第５図に示す従来回路の場合、カウンタ１の各ピッ１〜
出力がインバータ２〜４及びアンドグー１〜〇〇〜Ｇ７
に直接入力されており、各ビットのファンアウト数は図
の場合５である。図の場合は３ビツトのカウンタ出力を
デコートしているが、カウンタ１のビット数が増えると
、各ビット毎のファンアウト数は更に増える。このｌ〔
め、カウンタ１の各ビット出）Ｊの出力配線負荷容量が
増大し、パルスの立上り、立下り波形がなまってしまう
。[Problems to be Solved by the Invention] In the case of the conventional circuit shown in FIG.
Output is inverter 2~4 and andoo 1~〇〇~G7
The fanout number for each bit is 5 in the case shown. In the case shown in the figure, a 3-bit counter output is decoded, but as the number of bits in counter 1 increases, the number of fanouts for each bit further increases. This l [
Therefore, the load capacitance of the output wiring for each bit of counter 1 increases, and the rising and falling waveforms of the pulse become dull.

この結果カウント速度が速くなるとデコード部がカウン
タ１の速度に追随できなくなるという不具合があった。As a result, when the counting speed increases, there is a problem that the decoding section cannot follow the speed of the counter 1.

本発明はこのような点に鑑みてなされたものであって、
高速時においても、デコード部をカウンタの速度に追随
させることのできるデコード回路を提供することを目的
とｌノでいる。The present invention has been made in view of these points, and
It is an object of the present invention to provide a decoding circuit that allows a decoding section to follow the speed of a counter even at high speeds.

−”ｌ− ［問題点を解決づるための手段］ 第１図は本発明の原理ブロック図である。図において、
１０は′＄！数ビットのバイナリカウンタ、２０は該カ
ウンタ１０出カをデコードする複数個のデコーダ、３０
はカウンタ１０出力を順次シフ１〜する複数個のフリッ
プフロップである。-"l- [Means for solving the problem] Fig. 1 is a block diagram of the principle of the present invention. In the figure,
10 is '$! a several-bit binary counter; 20 a plurality of decoders for decoding the counter 10 output; 30;
are a plurality of flip-flops that sequentially shift the output of the counter 10 from 1 to 1.

［作用］ カウンタ１０の出力は、直接全てのデコーダ２０に入ら
ないで、２段目のデコーダ２０以降は各段のフリップフ
［１ツブ３ｏ出力がデコーダ入力どなっている。従って
、カウンタ１０の出力は１段目のデコーダ２０及びフリ
ップフロップ３ｏに接続されるだＩ）ですみ、各ピッ１
へ出力のファンアウト数を低減することができる。ファ
ンアウト数を低減でることができれば、その分だけカウ
ンタ７０の出力配線負荷容量を低減づ−ることができる
ので、高速時においてもデコード部がカウンタの速度に
追随づ−ることができる。[Function] The output of the counter 10 does not directly enter all the decoders 20, but from the second stage decoder 20 onward, the flip-flop [1 knob 3o output is the decoder input] of each stage. Therefore, the output of the counter 10 can be connected to the first-stage decoder 20 and the flip-flop 3o, and each pin
It is possible to reduce the fan-out number of outputs to If the number of fan-outs can be reduced, the load capacitance of the output wiring of the counter 70 can be reduced accordingly, so that the decoding section can follow the speed of the counter even at high speeds.

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明づる
。[Embodiments] Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

第２図は本発明の一実施例を示づ構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。こ
こでは、カウンタ１０は４ビツトのバイナリカウンタで
、各ビット出力及び各ビット出力をそれぞれインバータ
１１〜１４で反転した反転出力がイれぞれ初段のフリッ
プフロップ３０に入り、初段のフリップ７０ツブ３０の
出力は次に２段目のフリップフロップ３０に入るという
ように順次接続される。デコーダ２０は図に示すように
４人カアンドゲートで構成されており、フリップフロッ
プ３０の各段の出力が、各段のデコーダ２０の入力とな
っている。FIG. 2 is a block diagram showing an embodiment of the present invention. Components that are the same as those in FIG. 1 are designated by the same reference numerals. Here, the counter 10 is a 4-bit binary counter, and each bit output and the inverted output obtained by inverting each bit output by inverters 11 to 14 respectively enter the first stage flip-flop 30, and the first stage flip-flop 30 The outputs of are then connected to the second stage flip-flop 30, and so on. As shown in the figure, the decoder 20 is composed of a four-member AND gate, and the output of each stage of the flip-flop 30 is the input to the decoder 20 of each stage.

本発明によれば、カウンタ１０の各ビット出力は、イン
バータと初段のフリップフロップの２つの入ツノに入る
だりですむのでファンアウト数は２となり、各ビットの
出力配線容量を低減することができる。従って、高速デ
コードが可能となり、＝４− デコード部がカウンタ１０の動作に追随することができ
る。According to the present invention, each bit output of the counter 10 only needs to enter the two inputs of the inverter and the first stage flip-flop, so the fan-out number is 2, and the output wiring capacitance of each bit can be reduced. . Therefore, high-speed decoding is possible, and the =4- decoding section can follow the operation of the counter 10.

次に動作について説明する。図に示Ｊように各段のデコ
ーダ出力をΔ、Ｂ、Ｃ，Ｄとすると、Ａ。Next, the operation will be explained. If the decoder outputs of each stage are Δ, B, C, and D as shown in the figure J, then A.

Ｂ、Ｃ，Ｄ各出力はでれそれ１．４，８．１５となる。The B, C, and D outputs are respectively 1.4 and 8.15.

ところが、ノＪウンタ１０とデコーダ２０との間にはフ
リップフロップ３０が挿入されているので、初段のデコ
ーダ２０を除いては、値が一致しない。そこで、力・ク
ンタ１０とデコーダ２０との対応をとる必要がある。イ
こで、例えばデコーダの出力Ｂの場合には、出ノ〕値４
より１だけ小さい値３をデコード値としている。同様に
Ｃでは出力値８より２だ【ノ小さい値６を、Ｄでは出力
値１５より３だけ小さい値１２をそれぞれデコード値ど
している。However, since a flip-flop 30 is inserted between the J counter 10 and the decoder 20, the values do not match except for the first stage decoder 20. Therefore, it is necessary to make a correspondence between the force/kunta 10 and the decoder 20. For example, in the case of decoder output B, the output value is 4.
The decoded value is 3, which is 1 smaller than that. Similarly, in C, the decoded value is 6, which is 2 smaller than the output value 8, and in D, the decoded value is 12, which is 3 smaller than the output value 15.

デコード回路は、第５図に示すように連続したデコード
出力を取出づのが酋通であるが、例えば第３図に示すよ
うにアドレス１フレームのうちの特定のアドレス八−Ｆ
のみ取出したい場合もある。The decoding circuit is designed to output continuous decoding outputs as shown in FIG. 5, but for example, as shown in FIG.
There are cases where you only want to take out the data.

このような場合には、第４図に示すように特定アドレス
値のみデコードするためのデコーダ２１〜２５を設（づ
、カウンタ１１と各ｆ：］−ダ間に図に示すようにフリ
ツブフ］〕ツブＦＦを挿入づ−ればよい。In such a case, as shown in FIG. 4, decoders 21 to 25 for decoding only a specific address value are installed (as shown in the figure, between the counter 11 and each f:) All you have to do is insert the knob FF.

上述の実施例では、カウンタの出力ビツト数として３ビ
ツト、４ビツトの場合を例にとつｔ、：ｈ＜、本発明は
これに限るもので゛はなく、任意の出力ピッｌ−数のカ
ウンタを用いることができる。In the above embodiment, the number of output bits of the counter is 3 bits and 4 bits. A counter can be used.

［発明の効果］ 以上詳細に説明したように、本発明によれば、カウンタ
の出力にフリップフロップを多段接続し、各段のフリッ
プフロップ出力を各段のデコーダの入力とすることにＪ
：リカウンタの出力配線負看η容量を低減することがで
きるので、高速動作時においてもデコード部をカウンタ
の速度に追随さ１士ることができるデコード回路を提供
づ−ることがで゛きる。[Effects of the Invention] As described above in detail, according to the present invention, it is possible to connect flip-flops to the output of a counter in multiple stages and to use the output of the flip-flops at each stage as input to the decoder at each stage.
: Since the capacitance of the output wiring of the counter can be reduced, it is possible to provide a decoding circuit that allows the decoding section to follow the speed of the counter even during high-speed operation.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示づ”構成ブロック図、 第３図はアドレスの１フレームを示す図、第４図は本発
明の他の実施例を示す構成ブロック図、 第５図は従来のデコード回路を示す図である。 第１図において、 １０はカウンタ、 ２０はデコーダ、 ３０はフリップフロップである。Fig. 1 is a basic block diagram of the present invention, Fig. 2 is a configuration block diagram showing one embodiment of the present invention, Fig. 3 is a diagram showing one frame of an address, and Fig. 4 is a diagram showing another embodiment of the present invention. FIG. 5 is a block diagram showing a conventional decoding circuit. In FIG. 1, 10 is a counter, 20 is a decoder, and 30 is a flip-flop.

Claims (1)

【特許請求の範囲】 入力クロックをカウントするカウンタ（１０）と、 該カウンタ（１０）出力をデコードする複数個のデコー
ダ（２０）と、 カウンタ（１０）出力を順次シフトする複数個のフリッ
プフロップ（３０） とにより構成され、２段目以降のデコーダの入力は各段
のフリップフロップ出力からとるように構成したことを
特徴とするデコード回路。[Claims] A counter (10) that counts input clocks, a plurality of decoders (20) that decodes the output of the counter (10), and a plurality of flip-flops that sequentially shift the output of the counter (10). 30) A decoding circuit characterized in that the decoding circuit is configured such that the input to the second and subsequent decoders is taken from the flip-flop output of each stage.