JPH0226130A - Decoder circuit - Google Patents

Abstract

PURPOSE:To obtain a high operating speed and low energy consumption by using a Multi Level Emitter Coupled Logic(MEL) circuit. CONSTITUTION:For example, input signals D4i-d7i of the binary code of four bits D4-D7 are defined as first and second logic level signals and a specified logical product signal in level shift circuits 1 and 2 and supplied to a decoder circuit 3 which uses the MEL circuit. A 2<n-1>-number of codes, in which the number of 1 level is continued, are formed in correspondence to the MEL unit circuit and (n)-bit code of the circuit 3. After that, a thermometer code to be converted to codes E1-E15 is outputted. Since these level shifter and EML circuit are used and the simple constitution, in which a NAND gate is not laminated, is obtained, the high operating speed and low energy consumption can be obtained.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は２進のｎビットコード入力信号をｎビットコ
ード入力信号の大きさに応じた“ｌ”を有するサーモメ
ータコードに変換するデコーダ回路に関するものである
。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides a decoder circuit that converts a binary n-bit code input signal into a thermometer code having "l" according to the magnitude of the n-bit code input signal. It is related to.

〔発明の概要〕[Summary of the invention]

本発明は、２進のｎビットコード入力信号が供給された
ときに、この入力信号に応じた“ｌ”の数を有する信号
（Ｔｈｅｒ層０■ｅｔｅｒ　Ｃｏｄｅ）を発生するため
に、第１の論理レベル信号が入力される端子と、この第
１の論理レベル信号の電位差のほぼ１／２だけ低い第２
の論理レベル信号が入力される端子を設けたＥ　ＣＬ　
（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）回路
によって形成されたＭＥ　Ｌ（Ｍｕｌｔｉ　Ｌｅｖｅｌ
　ＥｍｉｔｔｅｒＣｏｕｐｌｅｄ　Ｌｏｇｉｃ）単位回
路を複数個（２ｎ−１）設け、前記ＭＥＬ単位回路に前
記２進ｎビツトコードから形成された第１及び第２の論
理レベルの信号を所定の組合せによって供給するように
構成することによって、各ＭＥＬ単位回路から２０−１
個のす−モメータコードが得られるようにしたものであ
る。In the present invention, when a binary n-bit code input signal is supplied, a first A terminal to which a logic level signal is input and a second terminal that is lower by approximately 1/2 of the potential difference between the first logic level signal and the terminal to which the logic level signal is input.
An ECL equipped with a terminal to which a logic level signal of
ME L (Multi Level) formed by (Emitter Coupled Logic) circuit
A plurality (2n-1) of Emitter Coupled Logic) unit circuits are provided, and the MEL unit circuit is configured to supply first and second logic level signals formed from the binary n-bit code in a predetermined combination. By this, 20-1 from each MEL unit circuit
The system is designed so that three speed meter codes can be obtained.

〔従来の技術〕[Conventional technology]

２進の入力コードを１０進に変換した数と同数の出力端
子が“Ｉ　ＩＩの出力であり、入力コードが増加すると
共に、各出力端子が順に“０”から“ｌ”に切り替わる
コードは、一般にサーモメータといわれＤ／Ａコンバー
タ等に使用される。The same number of output terminals as the number obtained by converting the binary input code to decimal are the outputs of "I II", and as the input code increases, the code in which each output terminal switches from "0" to "l" in turn is: It is generally called a thermometer and is used in D/A converters and the like.

このようなサーモメータコードに変換するデコーダ回路
の一例としては、第７図に示すようなものが知られてい
る。As an example of a decoder circuit that converts into such a thermometer code, the one shown in FIG. 7 is known.

第７図に示すものは、３ビツトの入力コードを７ビツト
のサーモメータコードに変換するもので、入力端子には
２進の入力データＡ、Ｂ、Ｃが供給される。The one shown in FIG. 7 converts a 3-bit input code into a 7-bit thermometer code, and binary input data A, B, and C are supplied to the input terminals.

入力データＡ、Ｂ、Ｃは直接あるいはノット回路Ｎ　Ｏ
Ｔ　ｌ”　Ｎ　ＯＴ　ｓで反転されて、組合されてナン
トゲートＮＩ＝Ｎｐに供給される。Input data A, B, C are directly or not circuit NO
They are inverted at T l'' N OT s, combined and fed to a Nant gate NI=Np.

ナンドゲー）Ｎ＋は入力データが“００１”の・１時に
のみ低レベル信号を出力し、トランジスタＴＨを駆動す
る。N+ outputs a low level signal only when the input data is "001" and drives the transistor TH.

ナントゲートＮ２は入力データがＯ１Ｏ′′の時にのみ
低レベル信号を出力し、トランジスタＴ１２　、　Ｔ２
１を駆動する。The Nant gate N2 outputs a low level signal only when the input data is O1O'', and the transistors T12 and T2
Drive 1.

ナントゲートＮ３は入力データが“０１１”の時にのみ
低レベル信号を出力し、トランジスタＴ３１　、　Ｔ２
２　、　ＴＨを駆動する・ナントゲートＮ＋ｓは入力デ
ータが“１００”の時にのみ低レベル信号を出力し、ト
ランジスタＴ４１　、　Ｔ３２　＊　Ｔ２３　、　Ｔ１
４を駆動する。Nant gate N3 outputs a low level signal only when the input data is "011", and transistors T31 and T2
2. Driving TH - Nant gate N+s outputs a low level signal only when the input data is "100", and transistors T41, T32 * T23, T1
Drive 4.

ナントゲートＮ５は入力データが“１０１　”の時にの
み低レベル信号を出力し、トランジスタＴｓ＋　、　Ｔ
４２　、　Ｔ３３　、　Ｔ２４　、　ＴＨ５を駆動する
・ナンドゲー）Ｎ６は入力データが“１１０”の時にの
み低レベル信号を出力し、トランジスタＴｂ＋　、　Ｔ
５２　、　Ｔａ３．　Ｔ３４　、　Ｔ２５　、　ＴＨ６
を駆動する。The Nant gate N5 outputs a low level signal only when the input data is "101", and the transistors Ts+, T
42, T33, T24, TH5 (Nando game) N6 outputs a low level signal only when the input data is "110", and transistors Tb+, T
52, Ta3. T34, T25, TH6
to drive.

ナンドゲー）Ｎ７は入力データが“１１１°°の時にの
み低レベル信号を出力し、トランジスタＴ７＋　、　Ｔ
６２　、　Ｔｓｚ　、　Ｔｓ４＋　Ｔ３５　、　Ｔ２６
　、　ＴＨ７を駆動する０、 このようなデコーダ回路では、入力データＡ。(Nando game) N7 outputs a low level signal only when the input data is “111°°”, and transistors T7+, T
62, Tsz, Ts4+ T35, T26
, 0 driving TH7, In such a decoder circuit, the input data A.

Ｂ、Ｃが第８図（ａ）、（ｂ）に示すように各時点ｘ１
〜ｘ８で変化すると、時点ｘ１ではコード［１１１］に
よってナンドゲー）Ｎ７の出力レベルが“０”となり、
出力端子に１〜に７のレベルが、第８図（Ｃ）、（ｄ）
に示すように“ｌ”レベルとなる。B and C are each time point x1 as shown in Fig. 8(a) and (b).
When changing at ~x8, at time x1, the output level of N7 (Nando game) becomes "0" due to code [111],
Levels 1 to 7 are on the output terminal as shown in Figure 8 (C) and (d).
The level becomes "l" as shown in FIG.

又、時点ｘ２ではコードが［１１０］　となりナンドゲ
ー）Ｎ６の出力レベルのみが“０″に低、下することに
よって出力端子に１〜に６のレベルが“ｌ”になる。Also, at time x2, the code becomes [110], and only the output level of NAND game N6 drops to "0", thereby causing the levels of 1 to 6 at the output terminal to become "L".

以下、同様に入力データＡ、Ｂ、Ｃのコードの大きさに
よって出、力端子に１〜に１の“ｌ”となる数も増減し
、第８図（Ｃ）に示すようなサーモメータコードが出力
されることになる。Similarly, depending on the code size of the input data A, B, and C, the number of "l" output from 1 to 1 at the output terminal will increase or decrease, resulting in a thermometer code as shown in Figure 8 (C). will be output.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

このような従来のデコーダ回路にあっては、ナントゲー
トを縦積みによって構成しているので、応答が遅く、ま
た、サーモメータコードを出力するトランジスタＴの数
が変換コードのビット数によって指数関数的に増大し、
例えばｎビットの場合は、（２ｎ−１）１個必要とされ
るため回路構成が複雑で消費電力が大きくなるという欠
点があった。In such a conventional decoder circuit, the Nant gates are stacked vertically, so the response is slow, and the number of transistors T that output the thermometer code is exponentially dependent on the number of bits of the conversion code. increased to
For example, in the case of n bits, (2n-1) one is required, resulting in a complicated circuit configuration and high power consumption.

又、並列に接続されるトランジスタＴの数が増加するこ
とによって動作スピードが低下するという問題があった
。Furthermore, there is a problem in that the operation speed decreases due to an increase in the number of transistors T connected in parallel.

本発明はこのような点にかんがみ創案されたもので、論
理回路の回路構成を簡略化すると共に、デコーダ回路全
体も簡略化することによって高速―作と、低消費量電力
化がはかるようにしたものである。The present invention was devised in consideration of these points, and it is possible to achieve high-speed operation and low power consumption by simplifying the circuit configuration of the logic circuit and also simplifying the entire decoder circuit. It is something.

〔問題点を解決するための手段〕[Means for solving problems]

論理回路として、第１及び第２の論理レベルで動作する
Ｍ　Ｅ　Ｌ　（Ｍｕｌｔｉ−１ｅｖｅｌ　Ｅｍｉｔｔｅ
ｒ　ＣｏｕｐｌｅｄＬｏｇｉｃ）回路を採用することに
より、簡略した論理回路とし、このＭＥＬ回路に入力さ
れる入力データの上位ビットの優先順位を高くしてデコ
ーダ回路の構成を簡略化したものである。As a logic circuit, MEL (Multi-1 level emitter) operates at first and second logic levels.
By employing a (CoupledLogic) circuit, the logic circuit is simplified, and the higher priority bits of the input data input to the MEL circuit are given a higher priority, thereby simplifying the configuration of the decoder circuit.

〔作用〕[Effect]

論理回路とその構成が簡略化されたので、高速動作が可
能となり、消費電力も小さくすることができる。Since the logic circuit and its configuration have been simplified, high-speed operation is possible and power consumption can be reduced.

〔実施例〕〔Example〕

実施例を説明するにあたり、実施例に使用しているＭＥ
Ｌ回路をまず説明する。In explaining the examples, ME used in the examples
The L circuit will be explained first.

第６図（ａ）にＭＥＬの基本ゲートを示したものであっ
て、トランジスタＱｌ、Ｑ２は差動対を構成している。FIG. 6(a) shows the basic gate of MEL, and transistors Ql and Q2 constitute a differential pair.

トランジスタＱ１．Ｑ２のベースには後述するように論
理レベルの異る第１及び第２の入力信号Ａ　、　Ｂ’が
供給されており、トランジスタＱ　ｒ　、　Ｑ　２のエ
ミッタは結合されて定電流源Ｉ。Transistor Q1. The base of Q2 is supplied with first and second input signals A and B' having different logic levels as described later, and the emitters of transistors Q r and Q 2 are coupled to a constant current source I.

が供給されている。is supplied.

トランジスタＱ　Ｉ　＊　Ｑ　２のコレクタには負荷抵
抗Ｒ１，Ｒ２が接続されていると共に、トランジスタＱ
　：ｌ　、　Ｑ　ａのベースが各々接続されている。Load resistors R1 and R2 are connected to the collector of the transistor QI*Q2, and the transistor Q
The bases of :l and Qa are connected to each other.

トランジスタＱ３．Ｑ４はエミッタフォロワとなってお
り、エミッタには抵抗Ｒ３，Ｒ４が各々接続されている
と共に、定電流源Ｉ　ｌ、Ｉ　１が各々接続されている
。Transistor Q3. Q4 is an emitter follower, and the emitter is connected to resistors R3 and R4, and constant current sources I1 and I1, respectively.

抵抗Ｒ３，Ｒ４のそれぞれの端子間から出力信号Ｘ、Ｙ
″と、この出力信号と異る論理レベルの出力信号ｘ＊、
￥７を取り出すことができる。Output signals X, Y from between the respective terminals of resistors R3 and R4
'' and an output signal x* with a logic level different from this output signal,
You can take out ¥7.

第６図（ａ）を見えれば理解できるように、ＭＥＬ回路
はＥ　ＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏ
ｇｉｃ）回路の基準電圧を取り去った回路に相当する。As can be understood by looking at Figure 6(a), the MEL circuit is an E CL (Emitter Coupled Lo
gic) corresponds to a circuit from which the reference voltage is removed.

第１及び第２の入力信号Ａ、Ｂ−の論理レベルは（ｂ）
図のように設定されている。つまり、入力信号Ａの論理
レベルに比較して、入力信号Ｂ３の論理レベルは、ｙｌ
ＶＥだけ低くなっている。The logic level of the first and second input signals A, B- is (b)
The settings are as shown in the figure. That is, compared to the logic level of input signal A, the logic level of input signal B3 is yl
Only VE is lower.

なお、ｖＥは論理レベルのＨとＬとの差レベルを示して
いる。Note that vE indicates the difference level between the logic levels H and L.

第１及びｆ！ｓ２の入力信号ＡとＢ−の論理レベルにＨ
Ｖｔのレベル差をつけているのは、入力信号ＡとＢｏが
共にＨレベルかＬレベルの時に、出力レベルが不安定に
なることを防止するものである。1st and f! H to the logic level of input signals A and B- of s2
The difference in Vt level is provided to prevent the output level from becoming unstable when input signals A and Bo are both at H level or L level.

このように入力信号の論理レベルとして２つの論理レベ
ル（マルチレベル）を採用しているため、出力信号のレ
ベルとしても２つの論理レベルを出力するようにしてい
る。Since two logic levels (multi-level) are thus adopted as the logic levels of the input signal, two logic levels are also output as the output signal levels.

次に、このようなＭＥＬ単位回路の動作を述べる。Next, the operation of such a MEL unit circuit will be described.

入力信号Ａが“Ｈ”レベルで入力信号Ｂ・もＨレベルの
時は、トランジスタＱ＋　のベースの方が高いので、抵
抗Ｒ１により多くの電流が流れ、トランジスタＱ３のエ
ミッタ電位は低下する。逆に、抵抗Ｒ２に少ない電流が
流れるので、トランジスタＱ４のエミッタ電位は上昇す
る。従って、出力端子Ｘは“Ｈ”レベルとなる。（出力
端子Ｘ・には３’ｈＶｒ低い“Ｈ”レベルの出力信号が
得られる） 入力信号Ａが“Ｈ″レベル入力信号Ｂ”が“Ｌ″レベル
時は、トランジスタＱ＋のベース電位が高いので上記の
場合と同じになり、出力端子Ｘの出力信号は“Ｈ″レベ
ルなる。When the input signal A is at the "H" level and the input signal B is also at the H level, the base of the transistor Q+ is higher, so more current flows through the resistor R1, and the emitter potential of the transistor Q3 decreases. Conversely, since a small current flows through the resistor R2, the emitter potential of the transistor Q4 increases. Therefore, the output terminal X becomes "H" level. (An output signal of "H" level, which is 3'hVr lower, is obtained at the output terminal The case is the same as the above case, and the output signal of the output terminal X becomes "H" level.

次に、入力信号Ａが“Ｌ”レベルで入力信号Ｂ”がＨ”
レベルの時は、トランジスタＱ２のベース電位が高いの
で、抵抗Ｒ？に多くの電流が流れ、トランジスタＱ４の
エミッタ電位が低下する。逆にトランジスタＱ３のエミ
ッタは上昇する。′従って、出力端子Ｘの出力信号は“
Ｌ”レベルとなる。Next, input signal A is at “L” level and input signal B is at “H” level.
level, the base potential of transistor Q2 is high, so resistor R? A large amount of current flows through the transistor Q4, and the emitter potential of the transistor Q4 decreases. Conversely, the emitter of transistor Q3 rises. 'Therefore, the output signal of output terminal X is "
It becomes L” level.

入力信号Ａが“Ｌ”レベルで入力信号Ｂ−も“Ｌ”レベ
ルの時は、トランジスタＱ＋　のベース電位が高いので
、抵抗Ｒ１に多くの電流が流れる。従って、出力端子Ｘ
の出力信号は“Ｈ”レベルとなる。When the input signal A is at the "L" level and the input signal B- is also at the "L" level, the base potential of the transistor Q+ is high, so a large amount of current flows through the resistor R1. Therefore, output terminal
The output signal becomes "H" level.

従ッテ、第６図（ａ））ＭＥＬ回路は（Ｃ）図の論理記
号で表わされ、その入出力論理値は第６図（ｄ）で示す
ように変化する。6(a)) The MEL circuit is represented by the logic symbol in FIG. 6(C), and its input/output logic values change as shown in FIG. 6(d).

さらに、第６図（ｅｌ）に示すようにトランジスタＱ　
ｓ　、　Ｑ　ｂを追加して多久力Ａ　、　Ｂ　、　Ｃ”
、Ｄ”に拡張すると、その論理回路は第６図（ｆ）に示
すようになり、 ｘ（ｘつ　＝ａ＋ｎ＋　　＊４　　Ｉ ＝　Ａ　＋　Ｂ　＋　σｒ＊　丁ｒ とすることができる。Furthermore, as shown in FIG. 6(el), the transistor Q
Adding s, Q b, durability A, B, C”
, D", the logic circuit becomes as shown in FIG. 6(f), and can be expressed as

本発明のデコーダ回路の実施例を第２図に示す。An embodiment of the decoder circuit of the present invention is shown in FIG.

第２図は４ビツト（Ｄ４．Ｄ５．Ｄ６．Ｄ７）のバイナ
リコードを変換するデコーダのブロック図を示したもの
でデコーダ回路３は前述した基本的なＭＥＬ回路で構成
されている。FIG. 2 shows a block diagram of a decoder that converts a 4-bit (D4.D5.D6.D7) binary code, and the decoder circuit 3 is constructed of the basic MEL circuit described above.

入力信号Ｄｓ＋〜ｄ７ｉは、レベルシフト回路１゜２で
第１．第２の論理レベル信号、及び特定の論理積信号と
され、デコーダ回路３に供給される。The input signals Ds+ to d7i are input to the first . A second logic level signal and a specific AND signal are supplied to the decoder circuit 3.

デコーダ回路３ではレベルシフト回路１．２から（７）
　２進（１）入力符号Ｄｓ、Ｔｓ、Ｄｓ、ＤｓｍＴｒｓ
、ＴＩ’−ａｅＤ５゜■ｓ　＋　Ｄ　ｂ　Ｍ　Ｉ　’Ｔ
Ｉ”ｂ閾、０６２丁６．Ｄ１開、　ｆｆ？鰐をサーモメ
ータコードの出力符号Ｅ＋”Ｅ＋ｓに変換している゛。In decoder circuit 3, from level shift circuit 1.2 (7)
Binary (1) input code Ds, Ts, Ds, DsmTrs
, TI'-aeD5゜■s + D b M I 'T
I"b threshold, 062-6.D1 open, ff? Converts crocodile to output code E+"E+s of thermometer code.

レベルシフト回路の１の詳細を第３図（５Ｌ）に、レベ
ルシフト回路２の詳細を第３図（ｂ）に、デコーダ回路
３の詳細を第４図に示す。Details of the level shift circuit 1 are shown in FIG. 3 (5L), details of the level shift circuit 2 are shown in FIG. 3 (b), and details of the decoder circuit 3 are shown in FIG. 4.

なお、第２図から第５図において、０６　Ｍ　Ｉ　Ｄ　
７　＋４のようにＭの添字のついている信号は、ＭＥＬ
回路に入力される第１及び第２の論理レベルのうち高い
方の論理レベルを示している。In addition, in FIGS. 2 to 5, 06 M I D
7 Signals with an M subscript such as +4 are MEL
The higher logic level of the first and second logic levels input to the circuit is shown.

第３図（ａ）でレベルシフト回路ｌの具体的な回路例を
説明する。A specific circuit example of the level shift circuit 1 will be explained with reference to FIG. 3(a).

第３図（ａ）において、ＬＳＢである入力信号Ｄ４ｉと
その反転信号１正は、それぞれトランジスタＡ　Ｑｌ２
とＡＱ１７のベースに供給される。トランジスタＡＱ１
２とＡＱ１７のエミッタは結合されて、定電流源トラン
ジスタＡＱ＋ｓに接続されている。In FIG. 3(a), the input signal D4i which is the LSB and its inverted signal 1 positive are respectively connected to the transistor A Ql2.
and is supplied to the base of AQ17. Transistor AQ1
The emitters of AQ2 and AQ17 are coupled together and connected to a constant current source transistor AQ+s.

また、トランジスタＡ　Ｑｌ２とＡＱＩ７のコレクタに
はそれぞれ２つの抵抗Ｒ＝５にΩ（以下、　Ｒ１＝６に
Ω、Ｒ２＝８にΩとする）の直列接続回路が接続されて
いる。そして、抵抗２Ｒの電圧降下によって、トランジ
スタＱ１２．Ｑ１７のコレクタから出力される信号のレ
ベルは、ＭＥＬ回路の低い方の論理レベルとなる。Further, a series connection circuit of two resistors R=5 and Ω (hereinafter, R1=6 and R2=8 and Ω) is connected to the collectors of the transistors AQl2 and AQI7, respectively. Then, due to the voltage drop across resistor 2R, transistor Q12. The level of the signal output from the collector of Q17 is the lower logic level of the MEL circuit.

この低い論理レベルの出力は、エミッタフォロワトラン
ジスタＡ　Ｑ２Ｊ　＋　Ａ　Ｑ２９を介して、出力端子
にＤｓ、’１１”ａ−として取り出される。This low logic level output is taken out as Ds,'11''a- to the output terminal via the emitter follower transistor AQ2J+AQ29.

別な回路で形成された論理積信号（Ｄ４．Ｄ５）１は差
動対のトランジスタＡＱｚａ、ＡＱ２０の一方のトラン
ジスタＡＱ＋ｓのベースに供給される。他方のトランジ
スタＡ　Ｑ２０のベースには、トランジスタＡＱ３から
供給される基準電圧が印加されている。The AND signal (D4, D5) 1 formed by a separate circuit is supplied to the base of one transistor AQ+s of the differential pair of transistors AQza and AQ20. A reference voltage supplied from transistor AQ3 is applied to the base of the other transistor AQ20.

従って、トランジスタＡＱ＋ａのコレクタからエミッタ
フォロワトランジスタＡ　Ｑ３１を介して出力される出
力は反転されて■τＴ７１１−となる。またこの出力の
論理レベルは、抵抗Ｈの並列負荷抵抗により低い方の論
理レベルとなっている。Therefore, the output from the collector of transistor AQ+a via emitter follower transistor AQ31 is inverted and becomes .tau.T711-. Further, the logic level of this output is set to the lower logic level due to the parallel load resistance of the resistor H.

また、反転入力信号（ｓ、＊丁＊ｔは差動対のトランジ
スタＡＱＳ、ＡＱ７の一方のトランジスタＡＱｓのベー
スに供給される。他方のトランジスタＡＱ７のベースに
は、トランジスタＡＱ３から供給される基準電圧が印加
されている。In addition, the inverted input signal (s, *d*t) is supplied to the base of one transistor AQs of the differential pair of transistors AQS, AQ7.The base of the other transistor AQ7 is supplied with a reference voltage supplied from transistor AQ3. is applied.

従って、トランジスタＡＱｓのコレクタからエミッタフ
ォロワトランジスタＡＱ＋ｏを介して出力される信号は
反転されて正−７丁ことなる。なお、この出力の論理レ
ベルも並列負荷抵抗Ｈにより低い論理レベルとなってい
る。Therefore, the signal output from the collector of transistor AQs via emitter follower transistor AQ+o is inverted and becomes -7 signals. Note that the logic level of this output is also a low logic level due to the parallel load resistance H.

入力信号Ｄｓｉとその反転信号丁−は、上記した入力信
号ＤｓＮ＊　Ｄａ＋と同様に同じ構成のレベルシフト回
路で、それぞれ低い論理レベルの出力信号Ｄｓ、丁「に
レベルシフトされて出力される。The input signal Dsi and its inverted signal D- are level-shifted by a level shift circuit having the same configuration as the above-mentioned input signal DsN*Da+, and are outputted after being level-shifted into output signals Ds and D' of a lower logic level, respectively.

なお、第３図（ａ）においてバイアス電圧ＢＩＡＳＤは
、トランジスタＡ　Ｑｌｓ　＃　Ａ　Ｑ２３　。In addition, in FIG. 3(a), the bias voltage BIASD is the transistor AQls#AQ23.

Ａ　Ｑ２８　、　Ａ　Ｑｌ、Ａ　Ｑ２．Ａ　Ｑｓ、Ａ　
Ｑ６．Ａ　Ｑ９゜ＡＱ＋ａ、ＡＱ　　宣９．　　ＡＱ３
０．　　ＡＱ１３．　　ＡＱ２１　　。A Q28, A Ql, A Q2. A Qs, A
Q6. A Q9゜AQ+a, AQ Sen9. AQ3
0. AQ13. AQ21.

Ａ　Ｑ２６に定電流を流すための電圧である。A This is the voltage for passing a constant current through Q26.

次に、第３図（ｂ）でレベルシフト回路２の具体的な回
路例を説明する。Next, a specific circuit example of the level shift circuit 2 will be explained with reference to FIG. 3(b).

第３図（ｂ）は、特に高い方の論理レベル信号を出力す
るもので、入力信号Ｄ６ｉとその反転信号丁Ｊを高い論
理レベルの信号Ｄ６Ｎ、ｒ■と、低い論理レベルの信号
Ｄｂ、Ｔｆ”’ｉＶとにレベルシフトした出力信号と、
入力信号Ｄ７＋とその反転信号τ肩１高い論理レベル０
７Ｍ、Ｄ７Ｆにレベルシフトした信号とを出力している
。FIG. 3(b) outputs a particularly high logic level signal, in which the input signal D6i and its inverted signal D6 are combined into high logic level signals D6N, r and low logic level signals Db, Tf. An output signal level-shifted to ``'iV'',
Input signal D7+ and its inverted signal τ Shoulder 1 High logic level 0
It outputs level-shifted signals to 7M and D7F.

すなわち、入力信号０６１と丁−は差動対トランジスタ
ＢＱ＋　とＢＱｓのベースそれぞれ供給されて、そのコ
レクタからそれぞれレベルシフトされた出力信号がエミ
ッタフォロワＢ　Ｑａ、Ｂ　Ｑ１０を介して高い論理レ
ベルの出力信号０６ｘ、丁５として出力される。That is, input signals 061 and 061 are supplied to the bases of differential pair transistors BQ+ and BQs, respectively, and level-shifted output signals from their collectors are output signals of high logic level through emitter followers BQa and BQ10. 06x, output as 5.

トランジスタＢ　Ｑ　ｒ　ｅ　Ｂ　Ｑ　５のコレクタ負
荷抵抗は、それぞれ抵抗Ｒのみであるので、そのコレク
タからは高い論理レベルにレベルシフトされて出力され
ることになる。なお、差動対トランジスタＢＱ＋、ＢＱ
ｓのエミッタは定電流トランジスタＢＱ３　に接続され
ている。Since the collector load resistance of each transistor B Q r e B Q 5 is only the resistor R, the level is shifted to a high logic level and output from the collector thereof. In addition, the differential pair transistors BQ+, BQ
The emitter of s is connected to a constant current transistor BQ3.

また、入力信号Ｄ６＋と酊ｕは差動対トランジスタＢ　
Ｑ１０　、　Ｂ　Ｑ２１のベースにも印加される。トラ
ンジスタＢ　Ｑ１９　、　Ｂ　Ｑ２１からなるレベルシ
フト回路は上記と同じ構成なので省略するが、エミッタ
フォロワトランジスタＢ　Ｑ２３　、　Ｂ　Ｑ２５から
は低い論理レベルの出力信号Ｄ６．丁ｒが出力される。In addition, the input signal D6+ and the voltage u are the differential pair transistor B
It is also applied to the bases of Q10 and BQ21. The level shift circuit consisting of transistors BQ19 and BQ21 has the same configuration as above and will therefore be omitted, but the emitter follower transistors BQ23 and BQ25 output signals D6. Ding r is output.

ＭＳＢである入力信号Ｄ７＋とその反転信号「了は、差
動対トランジスタＢ　Ｑ　２　＊　Ｂ　Ｑ　６のベース
に供給されて、そのコレクタからそれぞれレベルシフト
された出力信号がエミッタフォロワトランジスタＢＱＩ
ＯＩＲＱＩ２とＢ　Ｑ１０　、　Ｂ　Ｑ＋ａを介して高
い論理レベルの出力信号０７Ｎｌｒとして取り出される
。The input signal D7+, which is the MSB, and its inverted signal "R" are supplied to the bases of the differential pair transistors BQ2*BQ6, and the level-shifted output signals from their collectors are sent to the emitter follower transistors BQI.
It is taken out as a high logic level output signal 07Nlr via OIRQI2, B Q10 and B Q+a.

このレベルシフト回路においても、トランジスタＢ　Ｑ
２　、Ｂ　Ｑｂのコレクタ負荷抵抗は、それぞれ１１を
抗Ｒだけであるので高い論理レベルにレベルシフトされ
ることになる。Also in this level shift circuit, transistor B Q
Since the collector load resistances of 2 and BQb are only 11 and R, respectively, they will be level shifted to a high logic level.

又、エミッタフォロワトランジスタがＢＱ＋ｏ。Also, the emitter follower transistor is BQ+o.

ＢＱＩ２とＢ　Ｑｌｂ　、　Ｂ　Ｑ＋ａと並列になって
いるのは、出力信号Ｄ７Ｍと正■とで多くの負荷を駆動
するためである。さらに、バイアス電圧ＢＩＡＳＤは、
トランジスタＢＱ３ＪＱ７．ＢＱ１３．ＢＱ２Ｇ＋ＢＱ
２２＊　ＢＱ２４．ＢＱ４１ＢＱ９ＪＱＩＩ＋　ＢＱ＋
ｓ＊Ｂ　Ｑ１０を定電流駆動するための電圧である。The reason why BQI2 is connected in parallel with B Qlb and B Q+a is to drive many loads with the output signal D7M and positive (2). Furthermore, the bias voltage BIASD is
Transistor BQ3JQ7. BQ13. BQ2G+BQ
22* BQ24. BQ41BQ9JQII+ BQ+
s*B This is the voltage for driving Q10 with a constant current.

第１図はデコーダ回路の４ビツトの入力符号、Ｄ７〜Ｄ
４と、出力符号Ｅ１〜ＩＥｔｓとの対応を示している０
図中、ｘ１〜Ｘ＋６は時点を示しており、第１図の入力
符号と、サーモメータコードの論理値の関係を第１表に
示す。Figure 1 shows the 4-bit input code of the decoder circuit, D7 to D.
0 indicating the correspondence between 4 and the output codes E1 to IEts.
In the figure, x1 to X+6 indicate time points, and Table 1 shows the relationship between the input codes in FIG. 1 and the logical values of the thermometer codes.

この表に示されているように、４ビツトの入力符号Ｄ１
〜Ｄ４は１５ビツトのサーモメータ出力符号Ｅｌ〜Ｅ１
５に変換されるのであるが、出力符号Ｅｌ”’Ｅ１５を
得るための論理式を考えてみる。As shown in this table, the 4-bit input code D1
~D4 is a 15-bit thermometer output code El~E1
Let us consider a logical formula for obtaining the output code El'''E15.

第１表 以下の論理式は上位ビットを優先させ高い論理レベルに
変換し、かつ、前記した第６図（ａ）の基本的なＭＥＬ
回路が利用できるように一方の入力信号の論理レベルに
対して、他方の入力信号の論理レベルが異るように変形
して作った式である。The logical formulas shown in Table 1 and below are based on the basic MEL of FIG.
This formula is modified so that the logic level of one input signal is different from the logic level of the other input signal so that it can be used by the circuit.

Ｅｌ　；Ｄｉ　・Ｄｓ　ａＤ６　＃Ｄ１＝ｐ４　　・Ｄ
ｓ　　　（ＴＪＴマ＋ＴｆＴ’；；’）　　　　　　（
１）Ｅ２　＝＝ｐ５　　・Ｄｓ　・Ｄ１ ＝Ｄｓ　　　（′ｔｒ′ｉ＋Ｔ５’Ｔｉ”）　　　　　
　　　（２）Ｅｌ　＝　（Ｄｉ　＋Ｄｓ）・Ｄｓ　・Ｄ
１＝　　（Ｄｉ　　＋Ｄｓ）＊　　（ｎτｉ＋’ｆｒＴ
ｉ）　　　　（３）Ｅｓ　＝Ｄｂ　　”Ｄ７１１ ＝　Ｄ　ｂ　　＊　ＴＩ”’７Ｈ（４）Ｅｓ　＝Ｄｎ＋
・Ｄｓ　＋０７ＭｌＩＤ５　　・Ｄ４＝Ｄ１ｎ（Ｄ６＋
Ｄｓ　　・Ｄｉ） ＝ＷｐＮ（Ｄｓ　＋０５　　＊　Ｄｉ）　　　　　　（
５）Ｅｂ　＝　（Ｄｓ　＋０５）＃　Ｄ７Ｎ＝　　（Ｄ
ｓ　　＋０５）・ＴｒＩＮ（８）Ｅ７　＝　（Ｄｓ　＋
Ｄ５　＋Ｄ４）・Ｄ１純＝　　（Ｄｓ　　＋Ｄ５　　＋
Ｄ４）・Ｄ７Ｎ　　　　　　　（７）Ｅ８”０７Ｍ・　
０７Ｍ ＝ｌ）７）１−丁７　Ｍ　　　　　　　　　　　　　　
　　（８）Ｅ９　　＝Ｄ７Ｍ＋Ｄ６　　ＩＩ　　Ｄｓ　
　・　Ｄ４＝　０７Ｍ＋　　（’Ｆ６　　＋１１ｒｓ　
　＋１１ｒｎ）　　　　　　（９）ＥＩＯ＝Ｄ７Ｔｌ＋
０６　　・　Ｄ５ ＝ＤｒＭ＋　　（１Σ６　＋丁ｓ）　　　　　　　　（
１０）ＥＩＩ＝０７Ｍ＋Ｄ６　　・Ｄｓ　　＋Ｄ６　　
・Ｄ４＝Ｄ７Ｍ＋０６　　（０５＋０６） ＝　Ｄ　７Ｈ十’ｆｒ６＋　ＴＩ５　　ｍ　ＴＩ”−４
（１１）Ｅｌ２＝ＤＩＮ＋０６ ＝　０７Ｍ　＋　１ｒ６（１２） Ｅｌ３＝Ｄ７Ｈ＋Ｄ６Ｎ＋Ｄ５　　・Ｄ４＝　０７Ｍ＋
　０６Ｍ＋　　（ｆｆ″ｓ　　＋Ｉｒａ）　　　　　　
（１３）Ｅ１４＝Ｄ７Ｎ＋Ｄ６Ｍ＋Ｄ５ ＝　Ｄ７＋４＋　Ｄ６ｎ＋’ｆｒｓ　　　　　　　　　
　　　（１４）ＥＩ５＝Ｄ７Ｍ＋Ｄ６１４＋Ｄ５　　＋
Ｄｓ＝Ｄシ鱒十Ｄ６鉤＋ｌｒｓ　　・ｆ、　　　　　　
　（１５）上記の（１）式から（１５）式の論理式を論
理回路で組んだ回路が第４図に示すデコーダ回路である
。El ;Di ・Ds aD6 #D1=p4 ・D
s (TJTma+TfT';;') (
1) E2 ==p5 ・Ds ・D1 =Ds ('tr'i+T5'Ti")
(2) El = (Di +Ds)・Ds・D
1= (Di +Ds)* (nτi+'frT
i) (3) Es = Db "D711 = D b * TI"'7H (4) Es = Dn+
・Ds +07MlID5 ・D4=D1n(D6+
Ds ・Di) = WpN(Ds +05 * Di) (
5) Eb = (Ds +05) # D7N = (D
s +05)・TrIN(8)E7 = (Ds +
D5 +D4)・D1 pure= (Ds +D5 +
D4)・D7N (7)E8”07M・
07M = l) 7) 1-7 M
(8) E9 = D7M + D6 II Ds
・D4=07M+ ('F6 +11rs
+11rn) (9)EIO=D7Tl+
06 ・D5 = DrM+ (1Σ6 + ds) (
10) EII=07M+D6 ・Ds+D6
・D4=D7M+06 (05+06) = D 7H ten'fr6+ TI5 m TI"-4
(11) El2=DIN+06 = 07M + 1r6 (12) El3=D7H+D6N+D5 ・D4= 07M+
06M+ (ff″s +Ira)
(13) E14=D7N+D6M+D5=D7+4+D6n+'frs
(14)EI5=D7M+D614+D5+
Ds = D Shi trout ten D6 hook + lrs ・f,
(15) The decoder circuit shown in FIG. 4 is a circuit in which the logical expressions (1) to (15) above are assembled using logic circuits.

この回路内の出力符号Ｅ１〜ＥＩ５を得るＭＥＬ単位回
路を第４図のデコーダ回路から各々抽出して第５図（ａ
）〜（ｐ）に同一の符号で示し、第５図（ａ）〜（ｐ）
の回路を順次説明する。The MEL unit circuits that obtain the output codes E1 to EI5 in this circuit are extracted from the decoder circuit in FIG. 4 and shown in FIG.
) to (p) are indicated by the same reference numerals, and Fig. 5 (a) to (p)
The circuits will be explained one by one.

第５図（ａ）は出力符号Ｅ１を得る回路であり、上記（
１）式の論理式を満足する回路である。FIG. 5(a) shows a circuit that obtains the output code E1, and the above (
1) This is a circuit that satisfies the logical formula of equation (1).

入力符号Ｄ５　・ＤｉはＭＥＬの差動対トランジスタＱ
１．Ｑ２．Ｑ７の一方のトランジスタＱ１のベースに供
給され、入力符号丁■は他方のトランジスタＱ２のベー
スに、入力符号丁■は他方のトランジスタＱ１のベース
にそれぞれ供給されている。Input code D5 ・Di is MEL differential pair transistor Q
1. Q2. The input terminal 2 is supplied to the base of one transistor Q1 of Q7, the input symbol 2 is supplied to the base of the other transistor Q2, and the input symbol 2 is supplied to the base of the other transistor Q1.

トランジスタＱｌ、Ｑ２は並列接続されているので、こ
こで５＋　酊５の論理がとられ、トランジスタＱ１とト
ランジスタＱ１．Ｑ２　とは差動動作するので、負荷抵
抗Ｒ１からの出力符号はＤ５Ｄ４とＴｉ）丁Ｔの反転符
号丁コ）正■との論理積となる。Since the transistors Ql and Q2 are connected in parallel, the logic of 5+5 is taken here, and the transistors Q1 and Q1. Q2 operates differentially, so the output sign from the load resistor R1 is the logical product of D5D4 and the inverted sign of Ti) and the positive sign of Ti).

すなわち、（１）式の論理式が第５図（ａ）の回路では
満足されている。他方の負荷抵抗からはＥｌの反転符号
ｒ璽が出力される。That is, the logical expression (1) is satisfied in the circuit of FIG. 5(a). The inverted sign r of El is output from the other load resistor.

第５図（ｂ）は出力符号Ｅ２を得る回路である。FIG. 5(b) shows a circuit for obtaining the output sign E2.

第５図（ｂ）において、ＭＥＬの差動対トランジスタの
一方のトランジスタＱＩ７のベースに入力符号Ｄ５が、
他方のトランジスタＱ＋＋、ＱＩ２のベースに入力符号
０７Ｍ、０６Ｍが供給されている。トランジスタＱ１７
とトランジスタＱｕ＋　Ｑ１０とは差動動作となってい
るので、トランジスタＱ目、ＱＩ２の負荷抵抗Ｒ６には
入力符号Ｄ５が反転されずに現れる。また、入力符号５
と丁「はトランジスタＱ目とＱ１０とが並列になってい
るので、負荷抵抗Ｒ６にはＴＩ”’Ｖ；＋　ＴｆＴ’；
；ｉる論理和の反転符号が現れる。In FIG. 5(b), an input code D5 is connected to the base of one transistor QI7 of the differential pair transistors of the MEL.
Input codes 07M and 06M are supplied to the bases of the other transistors Q++ and QI2. Transistor Q17
Since the transistors Qu+ and Q10 operate differentially, the input sign D5 appears without being inverted at the load resistor R6 of the Qth transistor, QI2. Also, input code 5
Since the transistor Q and Q10 are connected in parallel, the load resistor R6 has TI"'V; + TfT';
;The inverted sign of the logical sum of i appears.

従って、負荷抵抗Ｒ６からはＤｓ　ト「τ＋６の論理積
、すなわち上記（２）式の符号Ｅ２が取り出される。な
お、トランジスタＱ１７の負荷抵抗Ｒ９からは反転符号
Ｅ２が得られる。Therefore, the logical product of Ds and τ+6, that is, the sign E2 of the above equation (2) is obtained from the load resistor R6. Note that the inverted sign E2 is obtained from the load resistor R9 of the transistor Q17.

第５図（ｃ）は出力符号Ｅ３を得る回路である。FIG. 5(c) shows a circuit for obtaining the output code E3.

第５図（Ｃ）において、入力符号Ｄ５とＤｉは並列接続
されたトランジスタＱ２７　、　Ｑ２８により論理和が
とられ、入力符号５と■５は並列接続されたトランジス
タＱ２１　、　Ｑ２２により論理和がとられる。In FIG. 5(C), input symbols D5 and Di are ORed by transistors Q27 and Q28 connected in parallel, and input symbols 5 and 5 are ORed by transistors Q21 and Q22 connected in parallel. .

そして、ＭＥＬのトランジスタＱ２７　、　Ｑ２Ｂとト
ランジスタＱ２１　＋　Ｑ２２とは差動動作となってい
るので、負荷抵抗Ｒ１１からは、（Ｄ５　＋０４）（Ｔ
ガ＋　ロコなる符号すなわちＥ３が得られる。Since the MEL transistors Q27 and Q2B and transistors Q21 + Q22 operate differentially, (D5 + 04) (T
The code GA+LOCO, ie E3, is obtained.

以下、同様に第５図（ｄ）〜（ｐ）の回路からは、出力
符号Ｅ４〜ＥＩ５が得られることは容易に理解できるで
あろう。It will be easily understood that output codes E4 to EI5 are similarly obtained from the circuits shown in FIGS. 5(d) to 5(p).

第５図（ａ）〜（ｐ）を見れば、明らかなように、ＭＥ
Ｌの一方の入力符号の論理レベルは高い論理レベルを有
し、他方の入力符号の論理レベルは低い論理レベルとな
っている。そのため、基準レベルが設定されなくても出
力信号Ｅｌ　””Ｅｌ５が不安定な値となることはない
。As is clear from FIGS. 5(a) to 5(p), ME
The logic level of one input code of L has a high logic level, and the logic level of the other input code has a low logic level. Therefore, even if the reference level is not set, the output signal El""El5 will not take an unstable value.

第４図はかかるＭＥＬ回路を１５個集積化したもので、
第５図（ａ）〜（ｐ）の同一部分は同一記号とされてい
る。Figure 4 shows an integrated version of 15 such MEL circuits.
Identical parts in FIGS. 5(a) to (p) are designated by the same symbols.

又、この第４図において、バイアス電圧ＢＩＡＳＤはデ
コーダ回路の各部に定電流を供給する定電流源を駆動す
るためのものである。Also, in FIG. 4, the bias voltage BIASD is for driving a constant current source that supplies constant current to each part of the decoder circuit.

クロックＣＬＫ２とで１７【７７は、デコーダ回路をク
ロックで動作させるためのものであり、各出力符号Ｅ凰
〜Ｅ＋ｓ　（Ｅｌ　”Ｅｌｓ）を出力する部分に、トラ
ンジスタ（Ｑ５　と９９）、（ＱＣｓとＱ１０）。Clock CLK2 and 17 [77 is for operating the decoder circuit with a clock, and transistors (Q5 and 99), (QCs and Q10).

（Ｑ２５とＱ３０）（以下、図示を省略する）からなる
フリップフロップがそれぞれ設けられていて、これらの
クリップフロップは上記クロックＣＬＫ２のタイミング
でＭＥＬ回路の論理出力を演算したあと、ｆｆのタイミ
ングでラッチするものである。その結果、端子Ｅｌ”’
Ｅ１５から２進の４ビツトコードに対するサーモメータ
コードが得られることになる。(Q25 and Q30) (hereinafter omitted from illustration) are each provided with a flip-flop, and after calculating the logic output of the MEL circuit at the timing of the clock CLK2, these clip-flops are latched at the timing of ff. It is something to do. As a result, terminal El"'
A thermometer code for a binary 4-bit code is obtained from E15.

なお、上記の実施例は４ビツトのデコーダ回路をＭＥＬ
回路単位で形成する際に、比較的変化の少ない上位のビ
ットを優先して高い論理レベルに変換し、かつ、各ＭＥ
Ｌ回路に入力される論理信号をできるだけ共通化し、そ
の数を少なくして、ＭＥＬ回路を構成するトランジスタ
数をなるべく少なくし、高速化と、低消費電力化（低電
圧比）をはかったものである、したがって、当業者であ
ればこの実施例のほかに、ＭＥＬ回路に供給するための
論理信号を形成するレベルシフト回路を変形して実施す
ることは可能であり、本発明の実施態様とすることがで
きる。Note that in the above embodiment, the 4-bit decoder circuit is
When forming each circuit, the upper bits with relatively little change are given priority and converted to a high logic level, and each ME
The logic signals that are input to the L circuit are made as common as possible, and the number of them is reduced.The number of transistors that make up the MEL circuit is minimized to achieve high speed and low power consumption (low voltage ratio). Therefore, in addition to this embodiment, those skilled in the art can modify and implement the level shift circuit that forms the logic signal to be supplied to the MEL circuit, and this is considered an embodiment of the present invention. be able to.

〔発明の効果〕〔Effect of the invention〕

以上述べてきたように、本発明によればＭＥＬ回路を使
用してデコーダ回路を構成したので、レベルシフト回路
と、ＭＥＬゲー）１段で２進のｎビットコードをサーモ
メータコードに変換することができるようになり、高速
動作になると共に消費電力が低減できる効果がある。As described above, according to the present invention, since the decoder circuit is configured using the MEL circuit, it is possible to convert a binary n-bit code into a thermometer code in one stage (level shift circuit and MEL gate). This has the effect of enabling high-speed operation and reducing power consumption.

ブロック図、第３図（ａ）、（ｂ）は本発明の実施例の
レベルシフト回路の回路図、第４図は本発明の実施例の
デコーダ回路の回路図、第５図（ａ）〜（ｐ）は本発明
のデコーダ回路の各部分の回路図、第６図（ａ）、（ｂ
）、（ｃ）、（ｄ）、（ｅ）。Block diagrams, FIGS. 3(a) and 3(b) are circuit diagrams of a level shift circuit according to an embodiment of the present invention, FIG. 4 is a circuit diagram of a decoder circuit according to an embodiment of the present invention, and FIGS. 5(a) to 5(b) are block diagrams. (p) is a circuit diagram of each part of the decoder circuit of the present invention, FIGS. 6(a) and (b)
), (c), (d), (e).

（ｆ）はＭＥＬの基本回路図、第７図は従来のデコーダ
回路図、第８図（ａ）、（ｂ）、（ｃ）、（ｄ）は従来
のデコーダ回路の入力符号と出力符号との対応を示す図
である。(f) is the basic circuit diagram of MEL, Figure 7 is the conventional decoder circuit diagram, and Figures 8 (a), (b), (c), and (d) are the input and output symbols of the conventional decoder circuit. FIG.

図中、１．２はレベルシフト回路、３はデコーダ回路、
Ｄａｌ〜Ｄ１ｔは入力符号、Ｅｌ　”’Ｅ１５はサーモ
メータ出力符号である。In the figure, 1.2 is a level shift circuit, 3 is a decoder circuit,
Dal~D1t are input codes, and El'''E15 is a thermometer output code.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明のデコーダの入力符号と出力符号との対
応を示す図、第２図は本発明の実施例のＬ−ｍ− ベ 々 一一一」 ヨ ＭＥＬの基本ゲート Ａ　　　　　　　　Ｂｏ 人力レベル　　　　人力レベル 　ｘ 出力レベル ｘ”ｘ’ 出力レベル ＭＥＬの基本回路 Ｘ＝Ａ＋Ａ　−Ｂ’″ ＝Ａ＋Ｂ” 第 図 第 図 Ｘ＝Ａ＋Ｂ＋Ｃ”　＋Ｄ” ＝Ａ＋Ｂ＋Ｃ”　・Ｄ” νＸ 第 図 手 続 ネ甫 正 １■を （方式） ％式％ １、事件の表示 特願昭６３−１７５０６０号 発明の名称 デコーダ回路 補正をする者 事件との関係Fig. 1 is a diagram showing the correspondence between the input code and the output code of the decoder of the present invention, and Fig. 2 is a diagram showing the correspondence between the input code and the output code of the decoder of the present invention. Human power level x Output level x"x' Output level Basic circuit of MEL X=A+A -B'"=A+B" (Method) % Formula % 1. Indication of the case Name of the invention Patent Application No. 175060/1983 Relationship with the case of the person who corrects the decoder circuit

Claims (1)

【特許請求の範囲】[Claims] 第１の論理レベル信号と、この第１の論理レベルの差電
圧のほぼ１／２だけ低下した第２の論理レベル信号が入
力されるＭＥＬ単位回路を少なくとも２＾ｎ＾−＾１個
設けると共に、２進のｎビットコード入力信号の上位ビ
ットから優先して特定のビット数までを前記第１の論理
レベル信号に変換し、変換された前記第１の論理レベル
信号と前記２進のｎビットコード入力信号を第２の論理
レベル信号として前記ＭＥＬ単位回路単位回路のそれぞ
れの入力端子に供給するレベルシフト回路を備え、前記
ＭＥＬ単位回路のそれぞれの出力端子から前記２進のｎ
ビットコードに対応して１レベルの数が連続する２＾ｎ
＾−＾１個の出力信号が得られるようにしたことを特徴
とするデコーダ回路。At least 2^n^-^1 MEL unit circuits are provided to which a first logic level signal and a second logic level signal lowered by approximately 1/2 of the voltage difference between the first logic level are input. , converts the upper bits of the binary n-bit code input signal up to a specific number of bits into the first logic level signal, and converts the converted first logic level signal and the binary n bits. a level shift circuit that supplies the code input signal as a second logic level signal to each input terminal of the MEL unit circuit unit circuit;
2^n with consecutive numbers of one level corresponding to the bit code
^-^ A decoder circuit characterized in that one output signal can be obtained.