JPH02206222A - Counter - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高速動作に適した同期式カウンタに関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a synchronous counter suitable for high-speed operation.
（従来の技術）
第３図は４個のＤフリップフロップで構成された従来の
４ビット同期式の１８進アツプカウンタの一例を示す図
であって、（１）はそのカウンタ、（２）はカウント・
イネーブル信号（カウントを行なうか否かを選択するた
めの信号）ＥＰとイネーブル信号（カウント状態を決定
するための信号）ＥＴの論理積をとるアンドゲート、（
３）は現在のカウント出力とアンドゲート（２）の出力
とから次のカウント出力状態を決定するデコーダ、 （
１２）はイネーブル信号ＥＴとカウント出力ＱＡ−ＱＤ
とからキャリー出力Ｃ５を生成するアンドゲート。(Prior Art) FIG. 3 is a diagram showing an example of a conventional 4-bit synchronous hexadecimal up counter composed of four D flip-flops, in which (1) is the counter, (2) is the count·
An AND gate that takes the AND of the enable signal (signal for selecting whether or not to count) EP and the enable signal (signal for determining the counting state) ET;
3) is a decoder that determines the next count output state from the current count output and the output of AND gate (2);
12) is the enable signal ET and count output QA-QD
and an AND gate that generates a carry output C5 from and.
（１３）〜（１６）はカウント状態を記憶するＤフリッ
プフロップ、ＣＬＫはクロック信号（カウントパルス）
である、なお、デコーダ（３）はインバータ（４）、ナ
ントゲート（５）〜（７）、エクスクル−シブ・ノアゲ
ート（８）〜（１１）によって構成されている。(13) to (16) are D flip-flops that store the count state, CLK is the clock signal (count pulse)
Note that the decoder (3) is composed of an inverter (4), Nant gates (5) to (7), and exclusive NOR gates (8) to (11).
上述の４ビット同期式の１６進アップカウンタ（１）で
は、ＥＰ信号またはＥＴ信号のいずれか一方が接地電位
の場合、アントゲート（２）の出力は接地電位となり、
デコーダ（３）の各出力はそれぞれ現在のカウント出力
ＱＡ、ＱＢ、ＱＣ，ＱＤと同じ値となってＤフリップフ
ロップ（１３）〜（１６）のデータ（Ｄ）端子に入力さ
れる。また、ＥＰ信号とＥＴ信号が共に電源電位の場合
は、アンドゲート（２）の出力は電源電位となり、デコ
ーダ（３）の各出力は、現在のカウント出力ＱＡ、ＱＢ
、ＱＣ２ＱＤの状態に応じたカウント動作が可能となる
ように、デコーダ（３）の出力が接続されているＤフリ
ップフロップ（１３）〜（１６）の出力を反転、または
非反転した値となる。従って、ＥＰ＠号とＥＴ＠号のい
ずれか一方を接地電位にすると、ＣＬＫ入力端子にクロ
ック信号ＣＬＫを入力してもカウント出力は変化せず、
また、ＥＰ信号とＥＴ信号を共に電源電位にすると、ク
ロック信号ＣＬにによってカウント動作が行なわれる。In the above-mentioned 4-bit synchronous hexadecimal up counter (1), when either the EP signal or the ET signal is at the ground potential, the output of the ant gate (2) is at the ground potential,
Each output of the decoder (3) has the same value as the current count outputs QA, QB, QC, QD, respectively, and is input to the data (D) terminals of the D flip-flops (13) to (16). Furthermore, when both the EP signal and the ET signal are at the power supply potential, the output of the AND gate (2) is at the power supply potential, and each output of the decoder (3) is the current count output QA, QB.
, QC2QD, the outputs of the D flip-flops (13) to (16) to which the output of the decoder (3) is connected are inverted or non-inverted to enable counting operations according to the states of QC2QD. Therefore, if either the EP@ or ET@ signal is set to ground potential, the count output will not change even if the clock signal CLK is input to the CLK input terminal.
Further, when both the EP signal and the ET signal are set to the power supply potential, a counting operation is performed by the clock signal CL.
また、カウント出力ＱＡ、ＱＢ、ＱＣ，ＱＤ及びＥＴ信
号がすべて電源電位になると、アントゲート（１２）の
出力であるキャリー出力Ｃ６は電源電位となり１桁上げ
が行なわれる。Furthermore, when the count outputs QA, QB, QC, QD, and ET signals all reach the power supply potential, the carry output C6, which is the output of the ant gate (12), becomes the power supply potential and is incremented by one.
第４図は４ビット同期式の１６進アツプカウンタ（１）
をカスケード接続した多ビツト同期式カウンタの構成を
示す。Figure 4 shows a 4-bit synchronous hexadecimal up counter (1)
This shows the configuration of a multi-bit synchronous counter with cascade-connected multi-bit synchronous counters.
（発明が解決しようとする課題）
従来の同期式カウンタでは、上述のように、カウント・
イネーブル信号は多数のゲートを通ってＤフリップフロ
ップのデータ端子へ、例えばアントゲート（２）、ナン
トゲート（７）、エクスクル−シブ・ノアゲート（１１
）を通ってＤフリップフロップ（１６）のデータ端子に
供給されるので、カウント・イネーブル信号が変化して
からフリップフロップのデータ入力が確定するまでに時
間がかかる。それ故、第３図や８４図に示す従来の４ビ
ツトあるいは多ビツト同期式カウンタは高速動作には適
さないという欠点があった。(Problem to be solved by the invention) In the conventional synchronous counter, as mentioned above, the counting and
The enable signal passes through a number of gates to the data terminal of the D flip-flop, such as ant gate (2), nand gate (7), exclusive nor gate (11), etc.
) to the data terminal of the D flip-flop (16), so it takes time for the data input of the flip-flop to be established after the count enable signal changes. Therefore, the conventional 4-bit or multi-bit synchronous counters shown in FIGS. 3 and 84 have the disadvantage that they are not suitable for high-speed operation.
この発明は、上記のような欠点を解消するためになされ
たものであワて、入力されるカウント・イネーブル信号
の変化からカウンタ内のフリップフロップのデータ入力
確定までに要する時間を短かくし、高速動作が可能な同
期式カウンタを得ることを目的とする。The present invention has been made in order to eliminate the above-mentioned drawbacks, and is aimed at shortening the time required from the change in the input count enable signal to determining the data input of the flip-flop in the counter, thereby achieving high-speed processing. The purpose is to obtain a synchronous counter that can operate.
（課題を解決するための手段）
この発明に係るカウンタは、カウンタ内の各フリップフ
ロップのデータ端子とデコーダ出力との間にセレクタを
設け、そのセレクタをカウント・イネーブル信号によっ
て動作させるようにしたものである。(Means for Solving the Problems) A counter according to the present invention is provided with a selector between the data terminal of each flip-flop in the counter and the decoder output, and the selector is operated by a count enable signal. It is.
（作 用） この発明のカウンタが具備するセレクタは。(For writing) The selector included in the counter of this invention is as follows.
方の入力に対応するクリップフロップの出力を接続し、
他方の入力にはデコーダの対応する出力を接続し、これ
等のフリップフロップの出力とデコーダの出力とのいず
れか一方をカウント・イネーブル信号を用いて選択し、
その選択されたものを対応するフリップフロップのデー
タ端子に入力するように構成されている。この構成によ
って、カウント・イネーブル信号の伝送路の構成がｍ単
になり、カウント・イネーブル信号の変化からフリップ
フロップのデータ入力確定までの時間を短縮することが
可能となる。Connect the output of the clip-flop corresponding to the input of the other side,
Connecting the corresponding output of the decoder to the other input, selecting either the output of these flip-flops or the output of the decoder using a count enable signal,
The selected one is configured to be input to the data terminal of the corresponding flip-flop. This configuration simplifies the configuration of the transmission path for the count enable signal, making it possible to shorten the time from change in the count enable signal to confirmation of data input to the flip-flop.
（実 施 例）
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による４ビット同期式の１６進
アツプカウンタである０図において（１７）はセレクタ
であって、インバータ（１８）及びトランスミッション
ゲート（１９）、（２０）により構成されている。また
、カウントを行なうか否かを選択するカウント・イネー
ブル信号ＥＰは各セレクタ（１７）のＳ入力端子に供給
され、カウント状態を決定するためのイネーブル信号Ｅ
Ｔはデコーダ（３）のインバータ（４）、ナントゲート
（５）〜（７）の各入力端子に供給されるように構成さ
れている。(Embodiment) An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure shows a 4-bit synchronous hexadecimal up counter according to an embodiment of the invention. In the figure, (17) is a selector, which is composed of an inverter (18) and transmission gates (19) and (20). There is. Further, a count enable signal EP for selecting whether or not to perform counting is supplied to the S input terminal of each selector (17), and an enable signal E for determining the counting state is supplied to the S input terminal of each selector (17).
T is configured to be supplied to each input terminal of the inverter (4) and Nant gates (5) to (7) of the decoder (3).
次に動作を説明する。まず、カウント・イネーブル信号
ＥＰが接地電位の場合、セレクタ（１７）のＳ入力端子
も接地電位となるのでトランスミッションゲート（１９
）が導通しトランスミッションゲート（２０）は非導通
になる。それ故、セレクタ（］７）の出力端子Ｙにはト
ランスミッションゲート（１９）を介してＡ入力端子の
値が出力されるが、Ａ入力端子の値はフリップフロップ
（１３）〜（１６）の現在の出力値そのものであるため
、ここでクロック信号（カウントパルス）ＣＬＫを入力
しても、カウント出力は変化しない。Next, the operation will be explained. First, when the count enable signal EP is at the ground potential, the S input terminal of the selector (17) is also at the ground potential, so the transmission gate (19
) becomes conductive and the transmission gate (20) becomes non-conductive. Therefore, the value of the A input terminal is output to the output terminal Y of the selector (7) via the transmission gate (19), but the value of the A input terminal is the current value of the flip-flops (13) to (16). Since this is the output value itself, even if a clock signal (count pulse) CLK is input here, the count output will not change.
次にカウント・イネーブル信号ＥＰが電源電位の場合、
セレクタ（１７）のＳ入力端子も電源電位となるので、
トランスミッションゲート（１９）は非導通になりトラ
ンスミッションゲート（２０）が導通する。それ故、セ
レクタ（１７）の出力端子Ｙにはトランスミッションゲ
ート（２０）を介してＢ入力端子の値が出力される。Ｂ
入力端子にはデコーダ（３）の出力が接続されているた
め、そのデコーダ（３）の出力がセレクタ（１７）のＢ
入力端子と出力端子Ｙを介してフリップフロップ（１３
）〜（１６）のデータ端子に接続される。一方、デコー
ダ（３）では、信号ＥＴと現在のカウント出力とによっ
て次のカウント状態が決定されているので、クロック信
号ＣＬＫを入力することにより、デコーダ（３）の出力
状態に応じたカウントが行なわれる。Next, when the count enable signal EP is at the power supply potential,
Since the S input terminal of the selector (17) also becomes the power supply potential,
The transmission gate (19) becomes non-conductive and the transmission gate (20) becomes conductive. Therefore, the value of the B input terminal is outputted to the output terminal Y of the selector (17) via the transmission gate (20). B
Since the output of the decoder (3) is connected to the input terminal, the output of the decoder (3) is connected to the B of the selector (17).
A flip-flop (13
) to (16) are connected to the data terminals. On the other hand, in the decoder (3), the next count state is determined by the signal ET and the current count output, so by inputting the clock signal CLK, counting is performed according to the output state of the decoder (3). It will be done.
第３図における従来のカウンタでは、カウント・イネー
ブル信号ＥＰはアントゲート（２）、インバータ（４）
、ナントゲート（５）〜（７）、エクスクル−シブ・ノ
アゲート（８）〜（１１）を通ってフリップフロップ（
１３）〜（１６）のデータ端子に伝送されるのに対し、
第１図におけるこの発明のカウンタではインバータ（１
８）、トランスミッションゲート（１９）あるいは（２
０）を通ってフリップフロップ（１３）〜（１６）のデ
ータ端子に伝送される。それ故、この発明のカウンタで
は、カウント・イネーブル信号ＥＰが通るゲート数は従
来のカウンタの場合に比べて著しく少なくなるので、カ
ウント・イネーブル信号が変化してからフリップフロッ
プのデータ入力が確定するまでの時間を著しく短縮する
ことができる。In the conventional counter in FIG. 3, the count enable signal EP is connected to the ant gate (2), the inverter (4)
, the flip-flop (
13) to (16), while
In the counter of the present invention shown in FIG.
8), transmission gate (19) or (2)
0) to the data terminals of flip-flops (13) to (16). Therefore, in the counter of the present invention, the number of gates through which the count enable signal EP passes is significantly smaller than in the case of a conventional counter. time can be significantly reduced.
なお、イネーブル信号ＥＴはカウント・イネーブル信号
ＥＰよりも先行する信号であるから、イネーブル信号Ｅ
Ｔのゲートによる遅延については考慮する必要はない。Note that since the enable signal ET is a signal that precedes the count enable signal EP, the enable signal E
There is no need to consider the delay due to the gate of T.
以上の実施例では、トランスミッションゲートで構成さ
れたセレクタ（１７）を使用したが、第２図（ａ） 、
（ｂ）に示すような通常のゲートで構成したセレクタ
（１７１） 、あるいは（１７２）を使用してもよい、
なお、この場合はセレクタ（１７）を使用する場合より
もゲート数が増加するので、カウント・イネーブル信号
ＥＰの遅延は若干増える。セレクタ（＋７１）はインバ
ータ（３０）、（３８）、アンドゲート（３２）、（３
４）、ノアゲート（３６）で構成され、また、セレクタ
（１７２）はインバータ（４０）、ナントゲート（４２
）、（４４）、入力反転のオアゲート（４６）で構成さ
れていて、カウント・イネーブル信号ＥＰは、セレクタ
（１７１）においては例えば、インバータ（３０）、ア
ンドゲート（３２）、ノアゲート（３６）、インバータ
（３８）を通り、セレクタ（１７２）では、例えばイン
バータ（４０）、ナントゲート（４２）、オアゲート（
４６）を通る。これらの信号路のゲート数は第３図の従
来のカウンタにおける信号路１例えばアントゲ−）−（
２）、ナントゲート（７）、エクスクル−シブ・ノアゲ
ート（１１）を経てＤフリップフロップ（１６）のデー
タ端子に到る信号路のゲート数に比べて若干多くなるが
、各セレクタに使用しているゲートは従来カウンタに用
いているエクスクル−シブ・ノアゲートよりも構成する
トランジスタの段数が少ないので、各セレクタにおける
信号路の方が従来カウンタにおける信号路よりもカウン
ト・イネーブル信号を速く伝送することができる。In the above embodiment, a selector (17) composed of a transmission gate was used, but as shown in Fig. 2(a),
A selector (171) or (172) made up of ordinary gates as shown in (b) may be used.
Note that in this case, the number of gates is increased compared to when the selector (17) is used, so the delay of the count enable signal EP is slightly increased. The selector (+71) is the inverter (30), (38), and gate (32), (3
4), a NOR gate (36), and a selector (172) is composed of an inverter (40) and a NAND gate (42).
), (44), and an OR gate (46) with an inverted input, and the count enable signal EP is transmitted to the selector (171) by, for example, an inverter (30), an AND gate (32), a NOR gate (36), It passes through the inverter (38), and at the selector (172), for example, the inverter (40), the Nant gate (42), the OR gate (
46). The number of gates in these signal paths is the same as signal path 1 in the conventional counter shown in FIG.
2) The number of gates is slightly larger than the number of gates in the signal path that passes through the Nant gate (7) and the exclusive NOR gate (11) to the data terminal of the D flip-flop (16), but it is used for each selector. This gate has fewer stages of transistors than the exclusive NOR gate used in conventional counters, so the signal path in each selector can transmit the count enable signal faster than the signal path in conventional counters. can.
また、上述の実施例では４個のフリップフロップから成
る１６進アツプカウンタの場合について説明したが、１
６進以外のカウンタやダウンカウンタであってもよく、
その様な場合においても上述の実施例と同様の効果を奏
する。In addition, in the above embodiment, the case of a hexadecimal up counter consisting of four flip-flops was explained.
It may be a counter other than hexadecimal or a down counter,
Even in such a case, the same effects as in the above embodiment can be achieved.
（発明の効果）
以上のように、この発明では、カウンタ内の７リツプフ
ロツプのデータ端子に入力される信号を選択するセレク
タを設け、その選択動作をカウント・イネーブル信号に
よって行なうように構成しているため、カウント・イネ
ーブル信号の伝送路の構成が簡単になり、その結果、そ
のカウント・イネーブル信号の変化からフリップフロッ
プのデータ入力確定までの時間を著しく短縮することが
できる。(Effects of the Invention) As described above, in the present invention, a selector is provided for selecting the signal input to the data terminal of the seven lip-flops in the counter, and the selection operation is performed by the count enable signal. Therefore, the configuration of the transmission path for the count enable signal is simplified, and as a result, the time from the change in the count enable signal to the confirmation of data input to the flip-flop can be significantly shortened.
第１図はこの発明のカウンタの一実施例を示す図、第２
図はこの発明のカウンタの他の実施例を示す図、第３図
は従来のカウンタの一例を示す図、第４図は複数個のカ
ウンタのカスケード接続構成の一例を示す図である。
図において、（１）は４ビット同期式カウンタ、（３）
はデコーダ、（１３）〜（１５）はＤフリップフロップ
、（１７）、（１７１） 、 （１７２）はセレクタで
ある。
なお１図中、同一符号は同−又は相等部分を示す。
代 理 人 大 岩 増 雄糖
圓（ａ）
完３ 回
兜４ 回
（１発）
１．事件の表示
２、発明の名称
カラ
３゜補正をする者
特願昭子１−２６１４８号
代表者
４、代
５ 補正の対象
明細書の「発明の詳細な説明」の欄および「図面」。
６ 補正の内容
（１）明細書第９頁第７行乃至同頁第８行の「アントゲ
ート（３２）、（３４） 、ノアゲート（３６）Ｊを「
アンド−オアーインバータ構成の複合ゲート（３６）
Ｊと訂正する。
（２）同書同頁第１Ｏ行の「入力反転のオアゲート（４
６） Ｊを「負論理ノアゲート（４６）Ｊと訂正する。
（３）回書同頁第１３行の［アンドゲート（３２）、ノ
アゲート（３６）Ｊを「複合ゲート（３６）Ｊと訂正す
る。
（４）回書同頁第１５行の「オアゲート」を「負論理ノ
アゲート」と訂正する。
（５）図面第２図（ａ）を別紙の通りに訂正する。
添付書類
図面第２図（ａ）
以
上FIG. 1 is a diagram showing one embodiment of the counter of this invention, and FIG.
3 is a diagram showing another embodiment of the counter of the present invention, FIG. 3 is a diagram showing an example of a conventional counter, and FIG. 4 is a diagram showing an example of a cascade connection configuration of a plurality of counters. In the figure, (1) is a 4-bit synchronous counter, (3)
is a decoder, (13) to (15) are D flip-flops, and (17), (171), and (172) are selectors. In addition, in FIG. 1, the same reference numerals indicate the same or equivalent parts. Agent Masu Oiwa Yutoen (a) Completed 3 times Kabuto 4 times (1 shot) 1. Case description 2, name of the invention color 3. Person making the amendment: Japanese Patent Application No. 1-26148 Representative 4, Representative 5: ``Detailed Description of the Invention'' column and ``Drawings'' of the specification to be amended. 6. Contents of the amendment (1) “Ant Gate (32), (34), Noah Gate (36) J” on page 9, line 7 to line 8 of the same page of the specification are changed to “
Composite gate with AND-OR inverter configuration (36)
Correct it with J. (2) “OR gate of input inversion (4)” in line 1O of the same page of the same book
6) Correct J as "Negative logic NOR gate (46) J. (3) Correct [AND gate (32) and NOR gate (36) J] in line 13 of the same page of the circular as "Compound gate (36) J. (4) Correct "OR gate" in line 15 of the same page of the circular to "negative logic NOR gate." (5) Correct the drawing in Figure 2 (a) as shown in the attached sheet. Attached document drawing Figure 2 (a) Above
Claims (1)
ップに対応して設けられた該フリップフロップと同数の
セレクタと、上記フリップフロップの状態をデコードす
るデコーダと、を備え、 上記各セレクタは対応する上記フリップフロップの出力
信号と上記デコーダの対応する出力信号とを入力して、
それ等の出力信号の一方をカウント・イネーブル信号に
よって選択してそれを選択出力信号として出力し、また
、その選択出力信号は対応する上記フリップフロップの
データ端子に入力され、更に、上記全てのフリップフロ
ップのクロック入力端子は電気的に共通に接続されるよ
うに構成されたカウンタ。(1) A plurality of flip-flops, the same number of selectors as the flip-flops provided corresponding to each flip-flop, and a decoder for decoding the states of the flip-flops, each of the selectors corresponding to each other. Inputting the output signal of the flip-flop and the corresponding output signal of the decoder,
One of these output signals is selected by the count enable signal and outputted as a selection output signal, and the selection output signal is input to the data terminal of the corresponding flip-flop, and furthermore, the selection output signal is input to the data terminal of the corresponding flip-flop, and A counter configured such that its clock input terminals are electrically connected in common.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026148A JPH02206222A (en) | 1989-02-03 | 1989-02-03 | Counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026148A JPH02206222A (en) | 1989-02-03 | 1989-02-03 | Counter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206222A true JPH02206222A (en) | 1990-08-16 |
Family
ID=12185458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026148A Pending JPH02206222A (en) | 1989-02-03 | 1989-02-03 | Counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206222A (en) |
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