JPS60167031A - Adder - Google Patents

Abstract

PURPOSE:To eliminate the need for an accumulator and a temporary register by sending the output of the steering means of a unit stage as a carry signal to the following unit stage. CONSTITUTION:Data appearing on a data bus is inverted and preset in an adder with a signal CLS and a signal CLP. Then, the 2nd data appearing on the data bus is added by the adder and then carry processing is performed. A series of those operations are carried and then when a signal CLX is inverted to H, output levels of output tri-state inverters 205, 229, 230... of respective unit stages vary from a floating state to H or L, so that the data of the adder is outputted to the data bus.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は２系統以上の２進データをディジタル的に加算
あるいは減算させ得る加算器の新規な構成を提供するも
のである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention provides a novel configuration of an adder capable of digitally adding or subtracting two or more systems of binary data.

従来例の構成とその問題点 マイクロプロセッサなどの中心部に広く使用されている
加算器およびその周辺の代表的な構成を第１図に示す。Conventional Structure and Its Problems FIG. 1 shows a typical structure of an adder and its periphery, which are widely used in the center of microprocessors and the like.

第１図において、１は被加算データ、加算データ、結果
データなどが時分割で出力されるデータバスであり、前
記データバスｌに現われるデータは直接に加算ユニ・ン
ト２の一方の入力側に供給されるとともに、テンポラリ
−レジスタ３を経由して前記加算ユニット２の他方の入
力側に供給される。In FIG. 1, reference numeral 1 denotes a data bus through which augend data, addition data, result data, etc. are outputted in a time-division manner, and the data appearing on the data bus 1 is directly sent to one input side of the addition unit 2. It is also supplied to the other input side of the addition unit 2 via the temporary register 3.

また、前記加算ユニット２の出力データはアキュムレー
タ４を経由して前記データバス１に供給されている。Further, the output data of the addition unit 2 is supplied to the data bus 1 via an accumulator 4.

前記加算ユニット２の具体的な構成はハーフアダーやフ
ルアダーあるいは加算回路として広く紹介されているの
で詳しい説明は省略するが、第１図の構成において特に
問題となるのは、共通バス方式を採用した場合に前記テ
ンポラリ−レジスタや前記アキュムレータ４などの余分
なレジスタが必要となることである。The specific configuration of the adder unit 2 is widely introduced as a half adder, full adder, or adder circuit, so a detailed explanation will be omitted. However, a particular problem with the configuration shown in FIG. 1 is when a common bus method is adopted. Therefore, extra registers such as the temporary register and the accumulator 4 are required.

また、２系統の２進データの加算を行なう場合には最初
にデータバス１に出力される第１の２進データをいった
んテンポラリ−レジスタ３に格納する必要があり、動作
シーケンスが複雑になるという問題があった。Furthermore, when adding two systems of binary data, it is necessary to temporarily store the first binary data output to data bus 1 in temporary register 3, which complicates the operation sequence. There was a problem.

さらに、第１図に示した形式の加算器においては、２系
統の２進データの加算は容易にできるが、減算を行なわ
しめる場合には、減算データを反転（インバート）して
から加算したうえでアキュムレータ４のＬＳＢに１を加
算しなければならず、動作が複雑になって演算時間が長
くなるという問題があ発明の目的 本発明は以上のような問題を解消して、比較的簡単な構
成で高速演算が可能な加算器を実現するものであり、本
発明の第１の目的はテンポラリ−レジスタやアキュムレ
ータが不要な加算ユニットを構成することにより、加算
ユニットそのものがアキュムレータの機能をも兼ね備え
た加算器を実現することにあり、本発明の第２の目的は
簡単な構成で減算動作が容易にできる加算器を実現する
ことにある。Furthermore, with the adder of the type shown in Figure 1, it is possible to easily add two systems of binary data, but when performing subtraction, the subtracted data must be inverted and then added. 1 has to be added to the LSB of the accumulator 4, which complicates the operation and increases the calculation time.Object of the InventionThe present invention solves the above-mentioned problems and provides a relatively simple method. The first object of the present invention is to construct an adder unit that does not require a temporary register or an accumulator, so that the adder unit itself also has the function of an accumulator. A second object of the present invention is to realize an adder that has a simple configuration and can easily perform subtraction operations.

発明の構成 本発明の加算器は、論理０と論理ｌの２つの安定状態を
有する出力手段と、クロック信号の到来ごとに前記出力
手段の状態を交互に論理０と論理Ｉにせしめるステアリ
ング手段によって単位ステージを構成し、前記単位ステ
ージのステアリング手段の出力をキャリー信号として次
段の単位ステージに伝達するキャリー伝達手段を具備す
ることによって、テンポラリ−レジスタやアキュムレー
タが不要な加算器を実現ぜしめ、さらに前記単位ステー
ジに、第１の２進データを前記出力手段にプリセットす
るプリセット手段を含ませることによって、減算動作や
連続加算動作が容易に行なえる加算器を実現せしめるも
のである。Structure of the Invention The adder of the present invention includes an output means having two stable states of logic 0 and logic I, and a steering means that alternately causes the state of the output means to become logic 0 and logic I each time a clock signal arrives. By configuring a unit stage and providing carry transmission means for transmitting the output of the steering means of the unit stage to the next unit stage as a carry signal, an adder that does not require a temporary register or an accumulator is realized, Furthermore, by including presetting means for presetting the first binary data in the output means in the unit stage, an adder that can easily perform subtraction operations and continuous addition operations can be realized.

実施例の説明 以下、本発明の実施例について図面を参照しながら説明
する。DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the drawings.

第２図は本発明の一実施例における加算器の具体的な回
路図を示したものであり、ＣＭＯ３を用いて１６ビツト
の加算器が構成されている。FIG. 2 shows a specific circuit diagram of an adder in one embodiment of the present invention, and a 16-bit adder is constructed using CMO3.

第２図において、ＤＢＩ端子１０１．ＤＢ２端子１ｏ２
゜ＤＢ３端子１０３．・・・ＤＢ１６端子１１６は第１
図のデータバスＩに相当するバスに接続される入出力端
子であり、前記ＤＢＩ端子に一方の入力端子が接続され
、他方の入力端子がＣＬ　Ａ端子１１７に接続された３
ステートＮＡＮＤゲート２０１と、前記３ステートＮＡ
ＮＤゲート２０１の出力が供給されるインバータ２０２
と、前記インバータ２０２の出力が一方の入力端子に供
給されるＮＡＮＤゲート２０３と、一方の入力端子がＣ
ＬＳ端子１１８に接続されたＮＯＲゲート２０４き、前
ｆｆ２ＮＯＲゲート２０４の出力を前記ＤＢＪ端子１０
１に供給する３ステートインバータ２０５と、前記ＤＢ
Ｉ端子１０１に一方の入力端子が接続され、ＣＬＰ端子
１１９に他方の入力端子が接続されたＡＮＤゲー１−２
０６と、前記ＡＮＤゲート２０６の出力が一方の入力端
子に供給され、他方の入力端子に前記ＮＯＲゲート２０
４の出力が供給される３ステートＮＯＲゲート２０７と
、前記３：ｌテートＮＯＲゲート２０７の出力を前記Ｎ
ＡＮＤゲート２０３の他方の入力端子に供給する３ステ
ートインバータ２０８と、前記ＮＡＮＤゲート２０３の
出力を前記ＮＯＲゲート２ｏ４の他方の入力端子に供給
する双方向スイッチ２０９（ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯ３Ｉ−ランシスタの並列接続によ
って構成されている。）七によって単位ステージが構成
されているが、この単位ステージはリセットおよびプリ
セットが可能なマスタースレイブ形式のフリップフロッ
プとして機能する。In FIG. 2, DBI terminal 101. DB2 terminal 1o2
゜DB3 terminal 103. ...DB16 terminal 116 is the first
It is an input/output terminal connected to a bus corresponding to data bus I in the figure, one input terminal is connected to the DBI terminal, and the other input terminal is connected to the CL A terminal 117.
State NAND gate 201 and the 3-state NA
Inverter 202 to which the output of ND gate 201 is supplied
and a NAND gate 203 whose one input terminal is supplied with the output of the inverter 202, and whose one input terminal is supplied with C.
A NOR gate 204 is connected to the LS terminal 118, and the output of the previous ff2 NOR gate 204 is connected to the DBJ terminal 10.
1, and a 3-state inverter 205 that supplies the DB
AND game 1-2 in which one input terminal is connected to the I terminal 101 and the other input terminal is connected to the CLP terminal 119.
06 and the output of the AND gate 206 are supplied to one input terminal, and the output of the NOR gate 206 is supplied to the other input terminal.
The output of the 3:l state NOR gate 207 is supplied with the output of the 3:l state NOR gate 207.
A three-state inverter 208 supplies the output of the NAND gate 203 to the other input terminal of the AND gate 203, and a bidirectional switch 209 (a P-channel MOS transistor and an N-channel MO3I- (7) constitutes a unit stage, which functions as a master-slave type flip-flop that can be reset and preset.

また、前記ＮＡＮＤゲート２０３の出力は準３ステート
インバータ２１０および３ステートインバータ２１１を
介して次段の単位ステージに供給されていて、前記準３
ステートインバータ２１０と前記３ステートインバータ
２１１はキャリー伝達回路を構成している。Further, the output of the NAND gate 203 is supplied to the next unit stage via a quasi-3 state inverter 210 and a 3-state inverter 211.
State inverter 210 and the three-state inverter 211 constitute a carry transfer circuit.

次段以降の単位ステージも全く同じ構成上なっているが
、最終段のキャリー伝達回路は準３ステートインバータ
２１２のみによって構成され、その出力はＣＦ端子（オ
ーバーフロ一端子用２０に供給されている。The unit stages after the next stage have exactly the same configuration, but the carry transfer circuit at the final stage is composed only of a quasi-3-state inverter 212, and its output is supplied to the CF terminal (overflow terminal 20). .

さらに、前記インバータ２０２の出力信号ＣＬＩとその
反転信号で１丁はクロック信号きして同一ステージ内の
３ステー１−ＮＯＲ／７’−ト２０７および３ステート
インバータ２０８に供給され、前記ＣＬＡ端子１１７に
現われる信号ＣＬＡは前記準３ステートインバータ２１
０ならびに次段以降の相当する準３ステートインバータ
にクロック信号として供給され、ＣＬ　Ｃ端子＋２１に
現われる信号ＣＩ−Ｃと反転信号で１では前記３ステー
トＮＡＮＤゲート２０１と前記３ステートインバータ２
１１ならびに次段以降の相当する３ステートＮＡＮＤゲ
ート七３ステートインバータにクロック信号として供給
され、ＣＬＸ端子１２２に現われる信号ＣＬ　Ｘと反転
信号でＬＸは前記３ステートインバータ２０５ならびに
次段以降の相当する３ステートインバータにクロック信
号きして供給される。Further, the output signal CLI of the inverter 202 and its inverted signal are supplied as a clock signal to the 3-stage 1-NOR/7'-to 207 and the 3-state inverter 208 in the same stage, and the CLA terminal 117 The signal CLA appearing in the quasi-three-state inverter 21
0 and the corresponding quasi-3-state inverters in the next and subsequent stages as clock signals, and the signal CI-C and the inverted signal appearing at the CL C terminal +21.
11 and the corresponding 3-state NAND gate 7 in the next stage onward as a clock signal, and is supplied as a clock signal to the 3-state inverter 7, and appears at the CLX terminal 122. A clock signal is supplied to the state inverter.

なお、第２図の回路に用いられている３ステートＮＡＮ
Ｄゲート、３ステートＮＯＲゲート、３ステートインパ
ークなとはよく知られているので詳しい説明は省略する
が、例えば、３ステートインバータ、３ステートＮＯＲ
ゲートの具体的な構成は第３図（ａ）、（ｂ）の如くな
り、また、１！！３ステートインバータの具体的な＃Ｉ
戒は第３図（ｃ）の如くなる。Note that the 3-state NAN used in the circuit shown in Figure 2
Since the D gate, 3-state NOR gate, and 3-state impark are well known, detailed explanations will be omitted, but for example, 3-state inverter, 3-state NOR
The specific structure of the gate is shown in FIGS. 3(a) and 3(b), and 1! ! Specific #I of 3-state inverter
The precepts are as shown in Figure 3 (c).

さて、第２図に示した加算器の動作の概要を第４図のタ
イムチャートに基づいて脱ヴノする。Now, an overview of the operation of the adder shown in FIG. 2 will be explained based on the time chart of FIG. 4.

まず、第４図のタイムチャートにおいて、信号。７．Ｑ
２は加算器に演算を実行させるためのシーリンスを作成
するシステムカウンタ（マイクロプロセッサなどでは、
インストラクションＰＬＡをアドレッシングするプログ
ラマブルカウンタが、このシステムカウンタとなるが、
第２図には図示されていない。）の１ビツト目と２ビツ
ト目の出力信号であり、信号ＤＢはデータバス上にＤＩ
がらＤ４までの４種類の２進データが次々と出力される
もようを示しており、破線部分はレベル不定区間を示し
ていて、もしデータラインがプルアップされていれば、
この破線区間は′Ｈツヘル七なり、反対にプルダウンさ
れていれば′Ｌルベルとなる。First, in the time chart of FIG. 4, the signal. 7. Q
2 is a system counter that creates a ceiling for the adder to perform operations (in a microprocessor, etc.,
The programmable counter that addresses the instruction PLA serves as this system counter.
Not shown in FIG. ), and the signal DB is the DI output signal on the data bus.
It shows that four types of binary data up to D4 are output one after another, and the dashed line shows an undefined level section, and if the data line is pulled up,
This dashed line section is 'H tsher7', and if it is pulled down, it is 'L level'.

なお、本発明の説明においてはすべて正論理を用いてお
り、“Ｈ’レベルが論理Ｉに対応し、“Ｌツヘルが論理
０に対応し、信号のリーディングエツジ七は信号レベル
が“Ｌ′がらＨ′に移行する遷移点をさし、トレイリン
グエツジとは信号レベルがｌ　Ｈｌから“Ｌ”に移行す
る遷移点をさす。In the explanation of the present invention, positive logic is used in all cases, and the "H" level corresponds to logic I, the "L" level corresponds to logic 0, and the leading edge 7 of the signal indicates that the signal level is "L". The trailing edge refers to the transition point where the signal level shifts from lHl to "L".

信号（ＣＬＳＩ、［ＣＬＰ）、（ＣＬＡ）、（ＣＬＣ）
、（ＣＬＸ）はそれぞれ、ＣＬＳ端子、ＣＬＰ端子、Ｃ
Ｉ−Ａ端子、ＣＬＣ端子、ＣＬＸ！子に供給される加算
器の操作信号であり、（ＣＬＳＩ信号が加算器の出力状
態を［１１１・・・・・・１〕にセットするセット信号
であり、［ＣＬＰ］信号は入出ノ１端子ＤＢ＋６〜ＤＢ
Ｉ、すなわちデータバスに現われるデータを加算器に反
転して格納するプリセット信号であり、［ＣＬＡ］信号
は前記データバス上に現われるデータを加算器に加算入
力する加算信号であり、（ＣＬＡ）信号と各単位ステー
ジの入出力端子ＤＢＩ〜Ｄ８１６に現われる信号の論理
積信号が各単位ステージのクロック信号となる。Signal (CLSI, [CLP), (CLA), (CLC)
, (CLX) are the CLS terminal, CLP terminal, and C
I-A terminal, CLC terminal, CLX! (The CLSI signal is a set signal that sets the output state of the adder to [111...1], and the [CLP] signal is the input/output 1 terminal DB+6~DB
I, that is, a preset signal that inverts and stores the data appearing on the data bus in an adder, and the [CLA] signal is an addition signal that adds and inputs the data that appears on the data bus to the adder. The AND signal of the signals appearing at the input/output terminals DBI to D816 of each unit stage becomes the clock signal of each unit stage.

ｒｃＬｃ）信号は加算器の各単位ステージの各単位ステ
ージ（各ビット）に生じるキャリーを上位ビットに桁上
げ加算するためのキャリー処理信号であり、（ＣＬＸＩ
信号は加算器の出力を前記データバスに出力するための
出力指令信号である。rcLc) signal is a carry processing signal for carry-adding the carry generated in each unit stage (each bit) of each unit stage of the adder to the upper bit;
The signal is an output command signal for outputting the output of the adder to the data bus.

また、信号［ＤＢｌ）はＤＢＩ端子１０１のレベル変化
を示したものであり、信号ＣＬＩはインバータ２０２の
出力信号を示したものであり、信号ＡＱ、はＮＯＲゲー
ト２０４の出力信号であり信号ＣＡＩは準３ステートイ
ンバータ２１０の出ノＪ信号である。Further, the signal [DBl) shows the level change of the DBI terminal 101, the signal CLI shows the output signal of the inverter 202, the signal AQ is the output signal of the NOR gate 204, and the signal CAI This is the output J signal of the quasi-3-state inverter 210.

さらに、信号［ＤＢ２］、ＣＬ２．Ａ回２．ＣＡ２はＩ
ビット目の信号［ＤＢｌ）、ＣＬｌ、Ａ℃署ＣＡＩにそ
れぞれ対応する２ビツト目の単位ステージの信号であり
、信号（ＤＢ３）、ＣＬ３．−λで＞、、ＣＡ３は３ビ
ツト目の単位ステージの対応する信号であり、信号（Ｄ
Ｂ４）、ＣＬ４．ＡＱ、、ＣＡ４は４ビツト目の単位ス
テージの対応する信号であり、信号（ＤＢ　Ｉ　６）、
　ＣＬ　ｌ　６．−人１Σ几、ＣＡｌ６は１６ビツト目
ノ単位ステージ（ＭＳＢ）の対応する信号である。Further, signals [DB2], CL2. A time 2. CA2 is I
These are the signals of the second bit unit stage corresponding to the bit-th signals [DBl), CLl, and AC signal CAI, respectively, and the signals (DB3), CL3 . -λ>, CA3 is the corresponding signal of the third bit unit stage, and the signal (D
B4), CL4. AQ, , CA4 are the corresponding signals of the 4th bit unit stage, and the signals (DB I 6),
C L 6. -Person1Σ几, CAl6 is the corresponding signal of the 16th bit unit stage (MSB).

第４図の時刻ｔ、において、［ＣＬＳＩ信号のレベルが
“Ｌ’がら用ゝに移行すると、第２図のＮＯＲゲート２
０４の出力レベルはＬ′になり、ＥＣＬ　Ｐ）信号のレ
ベルは＋　Ｌ　＋に維持されているからＡＮＤゲート２
０６の出力レベルはＬ′であり、これによって３ステー
ジＮＯＲゲート２ｏ７の出力レベルは“Ｈ”になる。At time t in FIG. 4, when the level of the CLSI signal shifts from "L" to "NOR gate 2" in FIG.
Since the output level of 04 becomes L' and the level of the ECL P) signal is maintained at +L+, AND gate 2
The output level of 06 is L', which causes the output level of 3-stage NOR gate 2o7 to be "H".

なお、このとき［ＣＬＡ］信号および［ＣＬＣ］信号の
レベルはいずれもＬ′であるから、３ステートＮＡＮＤ
ゲート２０１の出力レベルはＨ′になっており、インバ
ータ２０２の出力レベルがＬ’であるのでＮＡＮＤゲー
ト２ｏ３の出力レベルはＨ′を維持し、双方向スイッチ
２０９は開いており、３ステートインバータ２０８の出
力レベルがｌ　Ｌ　ｌで準３ステートインバータ２１０
の出力レベルはフローティング状態となっている。Note that at this time, the levels of the [CLA] and [CLC] signals are both L', so the 3-state NAND
Since the output level of gate 201 is H' and the output level of inverter 202 is L', the output level of NAND gate 2o3 remains H', bidirectional switch 209 is open, and 3-state inverter 208 The quasi-three-state inverter 210 has an output level of l L l.
The output level of is in a floating state.

また（ＣＬＸ）信号のレベルもＬ′であるから３ステー
トインバータ２０５の出力レベルもフローティング状態
にある。Furthermore, since the level of the (CLX) signal is also L', the output level of 3-state inverter 205 is also in a floating state.

これらの様子は２ビツト目以降の単位ステージについて
も全く同様であり、時刻ｔ２において、［ＣＬＳ）信号
のレベルがＬ′に移行しても各ゲートの出力レベルは変
化しない。These situations are exactly the same for the unit stages after the second bit, and even if the level of the [CLS) signal shifts to L' at time t2, the output level of each gate does not change.

時刻ｔ３においてデータバス上にデータが出力され、は
ぼ同時に［ＣＬＰ］信号のレベルがＨ’に移行するさ、
各単位ステージのうち入出力端子（ＤＢＩ〜ＤＢ１６）
がｌ　Ｌ　ｌレベルになっている単位ステージでは各ゲ
ートの出力レベルは変化しないが、入出力端子のレベル
が“Ｈ”になっている単位ステージにおいては単位ステ
ージを構成するフリップフロップの出力が変化する。At time t3, data is output onto the data bus, and almost simultaneously the level of the [CLP] signal shifts to H'.
Input/output terminals (DBI to DB16) of each unit stage
In a unit stage where is at l L l level, the output level of each gate does not change, but in a unit stage where the level of the input/output terminal is "H", the output of the flip-flop that makes up the unit stage changes. do.

例えば、２ビツト目の単位ステージについて説明する七
、［ＣＬＰ）信号のレベルがｉ　Ｈ＋に移行し、（ＤＢ
２）信号のレベルも甲になるとＡＮＤゲート２１３の出
力レベルがＨ′に移行するから３ステージＮＯＲゲート
２１４の出力レベルがＩ　Ｌ　＋に移行し、ＮＯＲゲー
ト２１５．３ステートインバータ２１６の出力レベルが
ともに“Ｌ′に移行し、フリップフロップの出力状態が
反転する。For example, in 7, which describes the second bit unit stage, the level of the [CLP] signal shifts to i H+, and the level of the (DB
2) When the signal level reaches A, the output level of AND gate 213 shifts to H', so the output level of 3-stage NOR gate 214 shifts to I L +, and the output level of NOR gate 215.3 state inverter 216 shifts to Both transition to "L", and the output state of the flip-flop is inverted.

なお、時刻ｔ４において［ＣＬＰ］信号のレベルが“Ｌ
′に移行してもこの状態は維持される。Note that at time t4, the level of the [CLP] signal is “L”.
This state is maintained even if it moves to ''.

各単位ステージの入出力端子には３ステートインバータ
（例えば、１ビツト目の単位ステージであれば３ステー
トインバータ２０５）を介して加算器の出力が供給され
る訳であるから、各単位ステージの出力ＡＱ、〜ＡＱ、
、はＮＯＲゲート２０４，２１５．・・・・・・２１７
の出力を反転したものとなる。Since the output of the adder is supplied to the input/output terminal of each unit stage via a 3-state inverter (for example, 3-state inverter 205 for the 1st bit unit stage), the output of each unit stage is AQ, ~AQ,
, are NOR gates 204, 215 .・・・・・・217
It is the inverted version of the output.

つまり、時刻１＋から時刻ｔ４にがけての［ＣＬＳ）信
号上〔ｃＬＰ）信号によってデータバスに現われたデー
タを加算器に反転プリセットしたこ七になる。That is, the data appearing on the data bus by the [CLS) signal and the [cLP] signal from time 1+ to time t4 is inverted and preset in the adder.

時刻ｔ、においてデータバス上に第２のデータＤ２が出
力され、時刻ｔ６において（ＣＬＡ）信号のレベルが“
Ｌ′に移行すると、各単位ステージのうち入出力端子が
“Ｌラベルになっている単位ステージでは各ゲートの出
力レベルは変化しないが、入出力端子のレベルが“Ｌ′
になっている単位ステージにおいては各ゲートの出力レ
ベルが変化する。At time t, the second data D2 is output onto the data bus, and at time t6, the level of the (CLA) signal becomes “
When shifting to L', the output level of each gate does not change in the unit stage whose input/output terminal is labeled "L", but the level of the input/output terminal changes to "L".
In the unit stage where , the output level of each gate changes.

このもようを１ビツト目の単位ステージについて説明す
ると、［ＣＬＡ）信号のレベルが１　）（＋に移行する
と、３ステートＮＡＮＤゲート２０１の出力レベルがＬ
′に移行し、インバータ２０２の出力レベルはＨ’に移
行し、それによってＮＡＮＤゲート２０３の出力レベル
が“Ｌ′に移行するとともに双方向スイッチ２０９が閉
じ、続いてＮＯＲゲート２０４の出力レベルが“Ｈ’に
移行し、準３ステートインバータ２１０の出力レベルも
Ｈ′になる。To explain this case for the 1st bit unit stage, when the level of the [CLA] signal shifts to 1)(+), the output level of the 3-state NAND gate 201 goes low.
', the output level of the inverter 202 goes to H', the output level of the NAND gate 203 goes to "L", the bidirectional switch 209 closes, and then the output level of the NOR gate 204 goes to "L". The output level of the quasi-three-state inverter 210 also becomes H'.

なお、このときにはすでに３ステートＮＯＲゲート２０
７．３ステートインバータ２０８の出力レベルはフロー
ティング状態にある。Note that at this time, the 3-state NOR gate 20 has already been activated.
The output level of the 7.3-state inverter 208 is in a floating state.

時刻ｔ７において［ＣＬＡ］信号のレベルがＬ′に戻る
と前記３ステートＮＡＮＤゲート２０１の出力レベルは
Ｈ′に戻り、前記インバータ２０２の出力レベルもＬ’
に戻り、前記ＮＡＮＤゲート２０３の出力レベルは再び
ｌ　Ｈｌに移行するが、すてにこのときには前記双方向
スイッチ２０９は開いており、３ステートＮＯＲゲート
２０７の出力レベルはＬ′古なって前記ＮＯＲゲー１−
２０４の出力レベルは“Ｈ’を維持する。At time t7, when the level of the [CLA] signal returns to L', the output level of the 3-state NAND gate 201 returns to H', and the output level of the inverter 202 also returns to L'.
Returning to , the output level of the NAND gate 203 shifts to l Hl again, but at this time the bidirectional switch 209 is open and the output level of the 3-state NOR gate 207 becomes L' old and the NOR Game 1-
The output level of 204 is maintained at "H".

また、前記準３ステートインバータ２１０の出力レベル
はフローティング状態となるが、入力容量が存在するた
めにキャリー用の３ステートインバータ２１１の入力端
子のレベル（ＣＡＬ）はしばらくの間はｌ　ＨＴを維持
する。Further, the output level of the quasi-3-state inverter 210 is in a floating state, but because of the presence of input capacitance, the level (CAL) of the input terminal of the carry-use 3-state inverter 211 remains at lHT for a while. .

このようにして１ビツト目の単位ステージでは時刻ｔ６
において［ＣＬＡ）信号のレベルがＩ　Ｈ＋に移行した
とき、ＮＯＲゲート２０４の出ノルベルはＩ　Ｌ　＋か
らＨ′に移行するが、２ビツト目の単位ステージのＮＯ
Ｒゲート２１５の出力レベルは逆にＨ′からＬ′に移行
する。In this way, at the 1st bit unit stage, time t6
When the level of the [CLA) signal shifts to I H+ at , the output norm of the NOR gate 204 shifts from I L + to H', but the NO
Conversely, the output level of R gate 215 shifts from H' to L'.

すなわち、各単位ステージは一種のトグルフリップフロ
・！プを構成しており、（ＣＬＡ）信号と入出力端子に
現われる信号の論理積信号がトグルフリップフロップの
トグル入力となっているとみなすこ七ができる。That is, each unit stage is a kind of toggle flip-flop! The AND signal of the (CLA) signal and the signal appearing at the input/output terminal can be regarded as the toggle input of the toggle flip-flop.

つぎに、時刻ｔ８において［ＣＬＣ］信号のレベルが°
Ｈ′に移行すると各単位ステージの３ステートＮＡＮＤ
ゲート（例えば３ステートＮＡＮＤゲート２０１）の出
力レベルはフローティング状態となり、各単位ステージ
のキャリー伝達回路を構成する３ステートインバータ（
例えば３ステートインバータ２１１）の出力レベルがツ
ーミーティング状態からＨ′または“Ｌ′に移行する。Next, at time t8, the level of the [CLC] signal changes to
When transitioning to H', 3-state NAND of each unit stage
The output level of the gate (for example, the 3-state NAND gate 201) becomes a floating state, and the output level of the 3-state inverter (for example, the 3-state NAND gate 201) that constitutes the carry transfer circuit of each unit stage becomes a floating state.
For example, the output level of the three-state inverter 211) shifts from the two-meeting state to H' or "L".

まず、時刻ｔ８以前にＣＡＩ信号ならびにＣＡ３信号の
レベルがＨ′になっているから、１ビツト目のキャリー
伝達回路を構成する３ステートインバータ２１１と、３
ビツト目のキャリー伝達回路を構成する３ステートイン
バータ２１８の出力レベルがともにＬ′となり、前記３
ステートインバータ２１１の出力レベルのＬ′への移行
によって、２ビツト目の単位ステージのインバータ２１
９の出力レベルがＨ′に移行し、それ以前に３ステート
インバータ２１６の出力レベルはＨ′になっているので
（前記インバータ２１９の出力レベルが’Ｉ−１’に移
行すると、前記３ステートインバータ２１６の出力レベ
ルはフローティング状態に移行するが、ＮＡＮＤゲート
２２０の入力容量などによって前記ＮＡＮＤゲート２２
０の入力レベルは°Ｈ′を維持する。）、ＮＡＮＤゲー
１−２２０の出力レベルはＬ′に移行してＮＯＲゲート
２１５の出力レベルが＋　１−　＋からＨ′に移行する
２七もに、準３ステートインバータ２２１の出力レベル
がフローティング状態から’Ｉ−１’レベルに移行し、
ＣＡ２信号のレベルは“Ｌ’から“Ｈ′に移行する。First, since the levels of the CAI signal and the CA3 signal are H' before time t8, the 3-state inverter 211 and the 3-state inverter 211 constituting the 1st bit carry transfer circuit
The output levels of the three-state inverters 218 constituting the bit-th carry transfer circuit both become L', and the three
By shifting the output level of the state inverter 211 to L', the inverter 21 of the second bit unit stage
9 shifts to H', and before that the output level of the 3-state inverter 216 becomes H' (when the output level of the inverter 219 shifts to 'I-1', the output level of the 3-state inverter 216 shifts to 'I-1', The output level of the NAND gate 216 shifts to a floating state, but due to the input capacitance of the NAND gate 220, etc., the output level of the NAND gate 22
An input level of 0 maintains °H'. ), the output level of the NAND gate 1-220 shifts to L', and the output level of the NOR gate 215 shifts from +1- to H', while the output level of the quasi-3-state inverter 221 is in a floating state. to 'I-1' level,
The level of the CA2 signal shifts from "L" to "H".

前記ＣＡ２信号のレベルがＨ’に移行すると３ステート
インバータ２２２の出力レベルは“Ｈ’から“Ｌ′に移
行し、それによって３ビツト目の単位ステージのインバ
ータ２２３の出力レベルがＨ′に移行する。When the level of the CA2 signal shifts to H', the output level of the 3-state inverter 222 shifts from "H" to "L", and thereby the output level of the inverter 223 of the 3rd bit unit stage shifts to H'. .

前記インバータ２２３の出力レベルの“Ｈ′への移行に
よって３ステートインバータ２２４の出力レベルがフロ
ーティング状態々なり、双方向スイッチ２２５が閉じる
が、それ以前に前記３ステートインバータ２２４の出力
レベルはＬ′になっているため、ＮＡＮＤゲート２２６
の出力レベルはＨ′のまま変化せず、ＮＯＲゲート２２
７の出力レベルはＨ′から“Ｌ′に移行するが、準３ス
テートインバータ２２８の出力レベルはフローティング
状態のまま弯化しない。As the output level of the inverter 223 shifts to "H", the output level of the 3-state inverter 224 becomes a floating state, and the bidirectional switch 225 closes, but before that, the output level of the 3-state inverter 224 changes to "L'". Therefore, NAND gate 226
The output level of NOR gate 22 remains H' and does not change.
7 transitions from H' to "L", but the output level of quasi-three-state inverter 228 remains in a floating state and does not curve.

したがって、１ビツト目の単位ステージから発生したキ
ャリーによる桁上げ動作は３ビツト目で終了する。Therefore, the carry operation due to the carry generated from the first bit unit stage ends at the third bit.

なお、仮に３ビツト目のＮＯＲゲート２２７の出力レベ
ルが、２ビツト目からのキャリーが到来する以前に゛Ｌ
ルベルであったなら、２ビツト目からのキャリーに続い
て３ビツト目においてもキャリーが発生する。Furthermore, suppose that the output level of the 3rd bit NOR gate 227 becomes ``L'' before the carry from the 2nd bit arrives.
If it is a rubel, a carry will occur in the third bit following the carry from the second bit.

時刻ｔ９において［ＣＬＣ］信号のレベルがＬ′に移行
すると、キャリー伝達回路を構成する３ステートインバ
ータ２１１゜２２２．２１８・・・・・・の出力レベル
はフローティング状態に戻り、各単位ステージの３ステ
ートＮＡＮＤゲートの出力レベルがフローティング状態
がら再びＨ′に戻るので各単位ステージのインバータ２
０２，２１９．２２３・・・の出力レベルはＬ′になっ
て、時刻ｔ、以前の状態に戻る。When the level of the [CLC] signal shifts to L' at time t9, the output levels of the three-state inverters 211, 222, 218, etc., forming the carry transfer circuit return to the floating state, and the three-state inverters of each unit stage Since the output level of the state NAND gate returns to H' again from the floating state, inverter 2 of each unit stage
The output level of 02, 219, 223, . . . becomes L' and returns to the state before time t.

結局、時刻ｔ、から時刻ｔ、にかけての一連の動作は、
データバス上に現われる第２のデータＤ２を加算器に加
算したうえで、キャリー処理を行なっていることになり
、例えば加算器の４ビツト目から１ビツト目までに着目
してみると、時刻ｔ。In the end, the series of operations from time t to time t is
This means that carry processing is performed after adding the second data D2 appearing on the data bus to the adder. For example, if we focus on the 4th bit to the 1st bit of the adder, we can see that at time t .

の直後には加算器の下位４ビツトの出力（ＡＱ、、　Ａ
Ｑ、。Immediately after, the output of the lower 4 bits of the adder (AQ, , A
Q.

ＡＱ２．ＡＱ、）は［１１１，１］となっているが、時
刻ｔ３において［００１０］なるブリセラ１≠−夕が供
給されると、加算器の出力は［１１０１］となり、時刻
ｔ５から時刻ｔ９にかけて〔０１１１〕なるデータが供
給されたうえで（ＣＬＡ）信号、　［ＣＬＣ］信号が次
々とアクティブになると加算器の出力は〔０１００〕と
なる。AQ2. AQ, ) is [111, 1], but when [0010] is supplied at time t3, the output of the adder becomes [1101], and from time t5 to time t9, [ When data 0111] is supplied and the (CLA) signal and the [CLC] signal become active one after another, the output of the adder becomes [0100].

さらに、時刻ｔｌｏから時刻ｉ＋ｔにかけての加算なら
びにキャリー処理動作も、時刻ｔ、から時刻ｔ９にかけ
ての一連の動作と同様に行なわれ、第４図のタイムチャ
ートにおける加算器の下位４ビツトの例では、［０１０
０］なるデータに（１１１０）なるデータバス上のデー
タが加算されて、加算器のデータは［００’ｌ−０］と
なっている。Furthermore, the addition and carry processing operations from time tlo to time i+t are performed in the same way as the series of operations from time t to time t9, and in the example of the lower four bits of the adder in the time chart of FIG. [010
The data on the data bus (1110) is added to the data (1110), and the data in the adder becomes [00'l-0].

つぎに、時刻ｔ＋ｓにおいて［ＣＬＸ）信号のレベルが
Ｉ　Ｈｌに移行すると、各単位ステージの出力用の３ス
テートインバータ２０５，２２９，２３０．・・・・・
・の出力レベルがフローティング状態からＩ　Ｈｌまた
は′扉に移行して、加算器のデータがデータバス上に出
力される。Next, when the level of the [CLX) signal shifts to I Hl at time t+s, the three-state inverters 205, 229, 230 .・・・・・・
The output level of .transfers from the floating state to IHl or 'door, and the data of the adder is output onto the data bus.

このようにして第２図の加算器では時刻ｔ、から時刻ｔ
４までの間にデータバス上に現われる第１のデータＤ、
を反転したデータ七、時刻ｔ５から時刻ｔ７までの間に
データバス上に現われる第２のデータＤ２と、時刻ｔ、
。から時刻ｔＩ２までの間にデータバス上に現われる第
３のデータＤ８を連続して加算することができるので、
唯一の加算器のみで（アキュムレータやテンポラリ−レ
ジスタを必要としない。）連続加算が容易に行なえ、減
算も行なうことができる。In this way, in the adder of FIG. 2, from time t to time t
4, the first data D appearing on the data bus up to
7, second data D2 appearing on the data bus between time t5 and time t7, and time t,
. Since the third data D8 appearing on the data bus between tI2 and tI2 can be continuously added,
With only one adder (no accumulators or temporary registers required), continuous additions can be easily performed and subtractions can also be performed.

また、もちろん一般の加算器と同じように２系統のデー
タの加算（インクリメントやデクリメントも含まれる。Also, of course, like a general adder, it adds two systems of data (increments and decrements are also included).

）やビットシフト、データ反転なども容易に行なうこと
ができる。), bit shifting, data inversion, etc. can be easily performed.

例えば、２系統のデータの加算を行なうには、第４図の
タイムチャートにおいて、時刻ｔ３から時刻ｔ４の間に
［１１１・・・・・・ｌ〕なるデータをデータバス上に
出力してやればよい（データバスがプルアップされてい
る場合には何もする必要はない。For example, to add two systems of data, it is sufficient to output data [111...l] onto the data bus between time t3 and time t4 in the time chart of Figure 4. (No need to do anything if the data bus is pulled up.

）し、データ反転は時刻ｔ４までに完了しているし、ビ
ットシフトを行なうには、第１のデータバス上して（１
１１・・・・・・１〕を与え、第２のデータＤ２と第３
のデータＤ３に同じデータを与えればよい。), the data inversion has been completed by time t4, and in order to perform the bit shift, (1
11...1], and the second data D2 and the third
The same data may be given to the data D3.

なお、第２図に示した加算器では、連続した演算を行な
わせた場合、ＣＦ端子１２０は最後の演算でキャリーが
発生すればそのレベルが′Ｈ′となる。In the adder shown in FIG. 2, when consecutive operations are performed, the level of the CF terminal 120 becomes 'H' if a carry occurs in the last operation.

ところで、本発明の加算器の構成は第２図の回路に限定
される訳ではなく、種々の展開が可能である。By the way, the configuration of the adder of the present invention is not limited to the circuit shown in FIG. 2, and various developments are possible.

例えば、第２図に示した加算器では第１のデータをプリ
セ、ン卜する際にあらかじめ（ＣＬＳ）信号を供給して
その出力を〔１１１・・・・・１１〕にしているが、加
算器の単位ステージを第５図のように構成することによ
ってＣＬＳ端子１１８および［ＣＬＳ］信号を省略する
こともできる。For example, in the adder shown in Fig. 2, when presetting and inputting the first data, the (CLS) signal is supplied in advance to make the output [111...11]. By configuring the unit stage of the device as shown in FIG. 5, the CLS terminal 118 and the [CLS] signal can be omitted.

すなわち、第５図に示した単位ステージにおいてはＡＮ
Ｄゲート２３１とインバータ２３２を新たに追加するこ
とにより、（ＣＬＰ）信号だけでプリセット動作が行な
えるようにしている。That is, in the unit stage shown in FIG.
By newly adding a D gate 231 and an inverter 232, the preset operation can be performed using only the (CLP) signal.

また、第２図あるいは第５図に示される単位ステージの
出力部分はＮＯＲゲート２０４と３ステートＮＯＲゲー
ト２０７のそれぞれの入出力端子がたがいにクロスがツ
ブリング接続された双安定回路を構成していて、いわゆ
るスタティック形式になっているが、これをダイナミッ
ク形式にすることによって単位ステージの構成はより簡
単にすることもできるし、プリセット動作を必要としな
い場合には第２図、第５図のり１位ステージにおけるＡ
ＮＤゲート２０６，２３１．イン！く−夕２３２などを
削除することもできる。Further, the output portion of the unit stage shown in FIG. 2 or FIG. 5 constitutes a bistable circuit in which the input and output terminals of the NOR gate 204 and the 3-state NOR gate 207 are cross-connected. , is in a so-called static format, but by changing it to a dynamic format, the configuration of the unit stage can be made simpler, and if preset operation is not required, then the configuration shown in Figures 2 and 5 can be used. A at the stage
ND gates 206, 231. in! It is also possible to delete the file 232, etc.

第６図に示した単位ステージの別の実施例は出力部分を
ダイナミック形式にするとともにプリセット回路を省略
したものであり、３ステートインバータ２０５とインバ
ータ２３３によって出力回路が構成されている。In another embodiment of the unit stage shown in FIG. 6, the output part is of a dynamic type and the preset circuit is omitted, and the output circuit is composed of a three-state inverter 205 and an inverter 233.

第６図の回路において、加算器を動作させないときには
双方向スイッチ２０９が開状態になるので、インバータ
２３３の入力側容量のチャージアップが必要になるが、
ＮチャネルＭＯ８トランジスタ２３４はこの目的のため
に用意され、ＣＬＲ端子１２３には間けつ的にリフレッ
シュパルスが供給されて、加算器を動作させていないと
きの前記インバータ２３３の出力レベルを“Ｈ′に維持
させるように構成されている。In the circuit of FIG. 6, when the adder is not operating, the bidirectional switch 209 is in an open state, so it is necessary to charge up the input side capacitance of the inverter 233.
An N-channel MO8 transistor 234 is prepared for this purpose, and a refresh pulse is intermittently supplied to the CLR terminal 123 to set the output level of the inverter 233 to "H" when the adder is not operating. It is configured to be maintained.

つぎに、第７図もまた単位ステージの別の実施例を示し
たもので、第７図においてはＭＯ８回路特有の双方向ス
イ、ソチや３ステートゲートを用いずに単位ステージを
構成しているので、より一般化された回路構成といえる
。Next, FIG. 7 also shows another embodiment of the unit stage, and in FIG. 7, the unit stage is constructed without using the bidirectional switch, Sochi, or 3-state gate peculiar to the MO8 circuit. Therefore, it can be said that it is a more generalized circuit configuration.

第７図において、ひ七つの入力端子上出力端子がたがい
にクロスカップリング接続された２個のＮＡＮＤゲート
２３５゜２３６七、一方の入力端子が前記ＮＡＮＤゲー
ト２３５の出柄肩子に接続され、他方の入力端子がＣＬ
Ｘ！子１２２に接続されたオーブンコレクタもしくはオ
ーブンドレイン形式のＮＡＮＤゲート２３７によって出
力回路が構成されている。In FIG. 7, there are two NAND gates 235° 2367 whose input terminals and output terminals are cross-coupled to each other, one input terminal is connected to the shoulder of the NAND gate 235, The other input terminal is CL
X! An output circuit is constituted by an oven collector or oven drain type NAND gate 237 connected to the output terminal 122 .

第７図の単位ステージにおいてはＯＲゲート２３８によ
ってＡＮＤゲート２３９の出力上前段からのキャリー信
号ＣＣ１の論理和かとられ、前記ＯＲゲート２３８の出
力が実質的なりロック信号となる。In the unit stage of FIG. 7, the output of the AND gate 239 is ORed with the carry signal CC1 from the previous stage by the OR gate 238, and the output of the OR gate 238 essentially becomes the lock signal.

前記クロック信号はＮＡＮＤゲート２３９の一方の入力
端子に供給されるとともにＮＡＮＤゲート２４０．２４
１のそれぞれのび七つの入力端子に供給されているが、
前記ＮＡＮＤゲート２４０の第２の入ノ１端子は前記Ｎ
ＡＮＤゲート２３６の出力端子に接続され、前記ＮＡＮ
Ｄゲート２４１の第２の入力端子は前記ＮＡＮＤゲート
２３５の出力端子に接続されていて、前記ＮＡＮＤゲー
ト２４０と前記ＮＡＮＤゲート２４１は、前記クロック
信号が到来する以前の前記ＮＡＮＤゲート２３５と前記
ＮＡＮＤゲート２３６による双安定回路の出力状態を判
別して前記クロック信号の到来時に前記出力状態を反転
ぜしめるステアリング回路を構成している。The clock signal is supplied to one input terminal of NAND gate 239 and NAND gate 240.24.
1 is supplied to each of the seven input terminals,
The second input terminal of the NAND gate 240 is connected to the NAND gate 240.
is connected to the output terminal of the AND gate 236, and the NAN
A second input terminal of the D gate 241 is connected to an output terminal of the NAND gate 235, and the NAND gate 240 and the NAND gate 241 are connected to the NAND gate 235 and the NAND gate before the clock signal arrives. The steering circuit constitutes a steering circuit that determines the output state of the bistable circuit based on the clock signal 236 and inverts the output state when the clock signal arrives.

また、ＮＡＮＤゲート２４２は前記ＮＡＮＤゲート２３
９とともに第２の双安定回路を構成しているが、この第
２の双安定回路は前記クロック信号のリーディングエツ
ジにおいてのみ前記ＮＡＮＤゲート２４０．２４１の出
力をアクティブにさせるために用意されている。Further, the NAND gate 242 is connected to the NAND gate 23
9 constitutes a second bistable circuit, which is provided to activate the output of the NAND gate 240, 241 only at the leading edge of the clock signal.

さらに、一方の入力端子が前記ＮＡＮＤゲート２４０の
出力端子に接続されたＮＡＮＤゲート２４３表、前記Ｎ
ＡＮＤゲート２４３七ともに第３の双安定回路を構成す
るＮＡＮＤゲー１−２４４、一方の入力端子が前記ＮＡ
ＮＤゲート２４３の出力端子に接続され、他方の入力端
子がＣＬＣ端子１２１に接続されたＡＮＤゲート２４５
によってキャリー伝達回路が構成され、前記ＮＡＮＤゲ
ート２４５の出力はキャリー信号ＣＣ２として次段の単
位ステージに供給される。Further, a NAND gate 243 table, one input terminal of which is connected to the output terminal of the NAND gate 240,
AND gate 243 and NAND gates 1-244 together constitute a third bistable circuit, one input terminal of which is connected to the NA
AND gate 245 connected to the output terminal of ND gate 243 and whose other input terminal is connected to CLC terminal 121
A carry transfer circuit is constructed, and the output of the NAND gate 245 is supplied to the next unit stage as a carry signal CC2.

なお、第７図の単位ステージにおいて、キャリーが発生
する七前記ＮＡＮＤゲート２４３の出力レベルがｌＨｌ
となり、前記ＮＡＮＤゲート２４４の出力レベルは′Ｌ
′となって、この状態はＣＬＣ信号（キャリー処理信号
）のリーディングエツジが到来するまで保持されるが、
前記ＣＬＣ信号の１〜レイリングエツジにおいて、イン
バータ２４６、ＮＡＮＤゲート２４７．２４８，２４９
によって構成された微分パルス発生回路がクリアパルス
を発生するので、前記ＮＡＮＤゲート２４３．２４４の
出力レベルはそれぞれＬ’、　’Ｈ’に戻る。In addition, in the unit stage of FIG. 7, the output level of the seventh NAND gate 243 where a carry occurs is lHl.
Therefore, the output level of the NAND gate 244 is 'L
', and this state is held until the leading edge of the CLC signal (carry processing signal) arrives.
1 to the railing edge of the CLC signal, the inverter 246 and the NAND gates 247, 248, 249
Since the differential pulse generating circuit configured by generates a clear pulse, the output levels of the NAND gates 243 and 244 return to L' and 'H', respectively.

なお、第７図に示した単位ステージにおいてはＮＡＮＤ
ゲ−ト２４０七ＮＡＮＤゲート２４１によってステアリ
ング回路が構成されているが、第５図、第６図に示した
単位ステージにおいては、ＮＡＮＤゲート２０３と双方
向スイッチ２０９．３ステートインバータ２０８がステ
アリング回路を構成している。Note that in the unit stage shown in Figure 7, NAND
A steering circuit is composed of a gate 240, seven NAND gates 241, and in the unit stage shown in FIGS. It consists of

また、第７図に示した単位ステージにおいてはＮＡＮＤ
ゲート２４３，２４４．ＡＮＤゲート２４５によってキ
ャリー伝達回路が構成されているが、第５図、第６図に
示した単位ステージにおいては、準３ステートインバー
タ２１　ｉ３ステートインバータ２１１によってキャリ
ー伝達回路が構成されている。In addition, in the unit stage shown in Fig. 7, NAND
Gates 243, 244. A carry transfer circuit is configured by the AND gate 245, but in the unit stage shown in FIGS. 5 and 6, the carry transfer circuit is configured by the quasi-3 state inverter 21 and the i3-state inverter 211.

さらに、第７図に示した単位ステージにおいてはＮＡＮ
Ｄゲート２５０がプリセットゲートを構成しているが、
第５図に示した単位ステージにおいてはＡＮＤゲート２
０６．２’３１、インバータ２３２がプリセット回路を
構成している。Furthermore, in the unit stage shown in FIG.
Although the D gate 250 constitutes a preset gate,
In the unit stage shown in FIG.
06.2'31 and the inverter 232 constitute a preset circuit.

発明の効果 さて、本発明の加算器は以上の説明からも明らかなよう
に、論理０と論理１の２つの安定状態を有する出力手段
と、クロック信号の到来ごとに前記出力手段の状態を交
互に論理０と論理１にせしめるステアリング手段によっ
て単位ステージが構成され、前記単位ステージのステア
リング手段の出力をキャリー信号上して次段の単位ステ
ージに伝達するキャリー伝達手段を備えているので、ア
キュムレータやテンポラリ−レジスタを必要としない加
算器が実現できる。Effects of the Invention As is clear from the above description, the adder of the present invention has an output means having two stable states of logic 0 and logic 1, and alternates the state of the output means every time a clock signal arrives. A unit stage is constituted by a steering means that makes a logic 0 and a logic 1 at the unit stage, and a carry transmission means is provided for transmitting the output of the steering means of the unit stage as a carry signal to the next unit stage. An adder that does not require a temporary register can be realized.

また、第１の２進データを前記出力手段にプリセットす
るプリセット手段を前記単位ステージに含めることによ
って、加算動作をより高速に行なわせることができ、特
に前記プリセット手段に反転プリセットの機能をもたせ
ることによって、減算をも容易に行なわすことができる
など、大なる効果を奏する。Further, by including in the unit stage a presetting means for presetting the first binary data to the output means, the addition operation can be performed at a higher speed, and in particular, the presetting means can be provided with an inversion presetting function. This has great effects, such as being able to easily perform subtraction.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来例を示すブロックダイアグラムであり、第
２図は本発明の一実施例を示す回路図であり、第３図は
第２図におけるシンボルを説明するための等価回路図で
あり、第４図は第２図の回路動作を説明するためのタイ
ムチャートであり、第５図、第６図、第７図はいずれも
本発明の加算器における単位ステージの別の実施例を示
す回路図である。 ２０３・・・ＮＡＮＤゲート（ステアリング手段を構成
）２０４・・・ＮＯＲゲート（出力手段を構成）２０７
・・・３ステートＮＯＲゲート（出力手段を構成）２０
８・・・３ステ一トインバータＣステアリング手段を構
成）２０９・・・双方向スイッチ（ステアリング手段を
構成）２１０・・・準３ステートインバータ（キャリー
伝達手段を構成） ２１１　・・・３ステートインバータ（キャリー伝達手
段を構成）２０６・・・ＡＮＤゲート（プリセット手段
を構成）代理人の氏名　弁理士　中　尾　敏　男　はが
１名訊１図 第５図 第６図 第７図FIG. 1 is a block diagram showing a conventional example, FIG. 2 is a circuit diagram showing an embodiment of the present invention, and FIG. 3 is an equivalent circuit diagram for explaining symbols in FIG. FIG. 4 is a time chart for explaining the circuit operation of FIG. 2, and FIGS. 5, 6, and 7 are circuits showing other embodiments of the unit stage in the adder of the present invention. It is a diagram. 203...NAND gate (constituting steering means) 204...NOR gate (constituting output means) 207
...3-state NOR gate (constituting output means) 20
8...3-state inverter C (constituting steering means) 209...bidirectional switch (constituting steering means) 210...quasi-3-state inverter (constituting carry transmission means) 211...3-state inverter (Constituting carry transmission means) 206...AND gate (Constituting preset means) Name of agent Patent attorney Toshi Nakao 1 person 1 figure Figure 5 Figure 6 Figure 7

Claims (4)

【特許請求の範囲】[Claims] （１）　論理０と論Ｉ］！１の２つの安定状態を有する
出力手段と、クロック信号の到来ごとに前記出力手段の
状態を交互に論理０と論理ｌにせしめるステアリング手
段によって単位ステージを構成し、前記単位ステージの
ステアリング手段の出力をキャリー信号として次段の単
位ステージに伝達するキャリー伝達手段を備えてなる加
算器。(1) Logic 0 and Logic I]! A unit stage is constituted by an output means having two stable states of 1 and a steering means that alternately causes the state of the output means to be a logic 0 and a logic 1 each time a clock signal arrives, and the output of the steering means of the unit stage is An adder comprising a carry transmission means for transmitting the signal as a carry signal to the next unit stage. （２）出力手段はそれぞれの入出力端子がたがいにクロ
スカップリング接続された２個の論理ゲートを含み、ス
テアリング手段はクロック信号が到来する以前の前記出
力手段の出力状態を判別して、前記クロック信号の到来
時に前記出力状態を反転せしめる第３の論理ゲートを含
み、キャリー伝達手段は前記クロック信号に続いてキャ
リー処理信号が到来するまで前記クロック信号の到来時
点の前記第３の論理ゲートの出力内容を保持する保持回
路を含んでいることを特徴とする特許請求の範囲第１項
記載の加算器。(2) The output means includes two logic gates whose input and output terminals are cross-coupled to each other, and the steering means determines the output state of the output means before the arrival of the clock signal, and the steering means determines the output state of the output means before the arrival of the clock signal. a third logic gate for inverting the output state upon arrival of a clock signal; the carry transfer means is configured to invert the output state of the third logic gate at the time of arrival of the clock signal until a carry processing signal arrives following the clock signal; 2. The adder according to claim 1, further comprising a holding circuit for holding output contents. （３）論理０と論理１の２つの安定状態を有する出力手
段と、クロック信号の到来ごとに前記出力手段の状態を
交互に論理０と論理１にせしめるステアリング手段き、
第１の２進データを前記出力手段にプリセットするプリ
セット手段によって単位ステージを構成し、前記単位ス
テージのステアリング手段の出力をキャリー信号として
次段の単位ステージに伝達するキャリー伝達手段を備え
てなる加算器。(3) output means having two stable states of logic 0 and logic 1, and steering means for causing the state of the output means to alternately become logic 0 and logic 1 each time a clock signal arrives;
A unit stage is configured by a presetting means for presetting the first binary data in the output means, and a carry transmitting means is provided for transmitting the output of the steering means of the unit stage to the next unit stage as a carry signal. vessel. （４）　プリセット指令信号が到来したときに出力手段
の出力状態を第１の２進データの値を反転した値にプリ
セットせしめる論理ゲートによってプリセット手段を構
成したことを特徴とする特許請求の範囲第３項記載の加
算器。(4) The preset means is constituted by a logic gate that presets the output state of the output means to a value obtained by inverting the value of the first binary data when a preset command signal arrives. Adder described in Section 3.