JPS63148638A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63148638A JPS63148638A JP29502086A JP29502086A JPS63148638A JP S63148638 A JPS63148638 A JP S63148638A JP 29502086 A JP29502086 A JP 29502086A JP 29502086 A JP29502086 A JP 29502086A JP S63148638 A JPS63148638 A JP S63148638A
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関するものであり、よ
り詳しくはレジストを配線パターンのマスクとして使用
する場合のオドリソ・エツチング工程を含む方法に関す
るものである。
り詳しくはレジストを配線パターンのマスクとして使用
する場合のオドリソ・エツチング工程を含む方法に関す
るものである。
（従来の技術）
従来、この種の半導体装置の製造方法においては配線金
属形成後、公知のオドリソ技術を用いて配線のパターニ
ングを行い、しかる後、レジストをマスクとして公知の
ドライエツチング技術により前記配線金属をエツチング
し、所望の配線パターンを形成していた。
属形成後、公知のオドリソ技術を用いて配線のパターニ
ングを行い、しかる後、レジストをマスクとして公知の
ドライエツチング技術により前記配線金属をエツチング
し、所望の配線パターンを形成していた。
（発明が解決しようとする問題点）
然し乍ら、上述した従来の半導体装置の製造方法におけ
ろドライエツチング技術では、レジストと下地加工材料
との選択性が低いので、該レジストの膜減りが生じてい
た。そのため、レジスト、特に、その側部からの膜減り
によって、前記下地加工材料のパターン寸法が総じて細
くなるという問題点があった。
ろドライエツチング技術では、レジストと下地加工材料
との選択性が低いので、該レジストの膜減りが生じてい
た。そのため、レジスト、特に、その側部からの膜減り
によって、前記下地加工材料のパターン寸法が総じて細
くなるという問題点があった。
（発明の目的）。
本発明は上述の問題点に鑑み、レジストの側部からの膜
減り（後退）を防止すると共に、下地加工材料パターン
の一部後退が防止できる半導体装置の製造方法を提供す
るものである。
減り（後退）を防止すると共に、下地加工材料パターン
の一部後退が防止できる半導体装置の製造方法を提供す
るものである。
（問題点を解決するための手段）
本発明は上述した目的を達成するため、被エツチング層
１０上に再付着物２０を付着し、該再付着物２０上にレ
ジスト３０を形成し、前記再付着物２０をスパッタエツ
チングして、前記レジスト３０の側部３・１に保護膜２
１を被着した後、前記被エツチング層１０をエツチング
する様にしたものである。
１０上に再付着物２０を付着し、該再付着物２０上にレ
ジスト３０を形成し、前記再付着物２０をスパッタエツ
チングして、前記レジスト３０の側部３・１に保護膜２
１を被着した後、前記被エツチング層１０をエツチング
する様にしたものである。
（作 用）
本発明においては、被エツチング層上のレジストの側部
に予め、保護膜を被着形成したので、被エツチング層を
エツチングする際、レジストの側面は保護膜に保護され
、レジストの側部からの膜減りが防止される。
に予め、保護膜を被着形成したので、被エツチング層を
エツチングする際、レジストの側面は保護膜に保護され
、レジストの側部からの膜減りが防止される。
（実 施 例）
本発明の半導体装置の製造方法に係ろ一実施例を第１図
乃至第５図に基づいて説明する。即ち、半導体装置の製
造方法は、先ず、第１図に示す様に、基板１１上に５Ｉ
０２膜１２と、配線パターン形成材料膜としてのＷＳｉ
ｘ膜１３と更に、ＳｉＯ□膜１２とを順次堆積して被エ
ツチング層１０を成形し、該ＷＳｉｘ膜１３及びＳｉＯ
□膜１２上に再付着物、例えばＡｌ−１，５％Ｓｉ膜２
０全２０ｉ含有率１．５％のＡ１合金膜）を常法の如く
付着させる。次いで、第２図に示す様に、該Ａｌ−１，
５％Ｓ１膜２０上に配線パターンマスクとしてのレジス
ト３０を形成し、第３図に示す様に、前記Ａｌ−１，５
％Ｓｉ膜２０全２０ッタエツチングすると共に、レジス
トパターン間を狭めておくことによって、エツチングさ
れたＡｊ〜１．５％Ｓｉ膜２０全２０を相互に同突させ
てレジスト３０の側部３１にＡｊ膜２１−（保：Ｊ膜）
が再付着し易い状態を作る。而して、前記レジスト３０
の側部３１にＡｊ膜２１は再付着され、この再付着した
Ａｊ膜２１を以って、レジストパターン側部３工からの
レジスト３０の後退を防止する。続いて、第４図に示す
如＜、５１０２８！１２及びＷＳｉｘ膜１３をフッソ系
ガスを用いてエツチングする。乙の場合、レジスト３０
の側部３１に付着したＡｌ膜２１はフッ化Ａｌになるの
で、エツチングされない。従って、レジスト側部３１の
Ａｌ膜２１はＷＳ ｉ ｘ膜１３に対して良好な選択比
を有することになるため〈前記のＡｔ膜２１はレジスト
３０の良好な側壁保護膜になる。そして、第５図に示す
様に、レジスト３０及びＡｊ膜２１を硫酸過水槽に浸し
て除去した後、５ｉ０２膜１２全１２ヲフツよりウェッ
トエツチングするか、或いは、バッファーとなっている
５１０２膜１２のフッ酸によるウェット除去を以って同
時にＡｊ膜２１をリフトオフして除去する。又、その際
、Ａｔ １ｐＪ２１は完全に除去され、残らないので、
被エツチング層１０（下地層）が配線でなくても利用で
きる。
乃至第５図に基づいて説明する。即ち、半導体装置の製
造方法は、先ず、第１図に示す様に、基板１１上に５Ｉ
０２膜１２と、配線パターン形成材料膜としてのＷＳｉ
ｘ膜１３と更に、ＳｉＯ□膜１２とを順次堆積して被エ
ツチング層１０を成形し、該ＷＳｉｘ膜１３及びＳｉＯ
□膜１２上に再付着物、例えばＡｌ−１，５％Ｓｉ膜２
０全２０ｉ含有率１．５％のＡ１合金膜）を常法の如く
付着させる。次いで、第２図に示す様に、該Ａｌ−１，
５％Ｓ１膜２０上に配線パターンマスクとしてのレジス
ト３０を形成し、第３図に示す様に、前記Ａｌ−１，５
％Ｓｉ膜２０全２０ッタエツチングすると共に、レジス
トパターン間を狭めておくことによって、エツチングさ
れたＡｊ〜１．５％Ｓｉ膜２０全２０を相互に同突させ
てレジスト３０の側部３１にＡｊ膜２１−（保：Ｊ膜）
が再付着し易い状態を作る。而して、前記レジスト３０
の側部３１にＡｊ膜２１は再付着され、この再付着した
Ａｊ膜２１を以って、レジストパターン側部３工からの
レジスト３０の後退を防止する。続いて、第４図に示す
如＜、５１０２８！１２及びＷＳｉｘ膜１３をフッソ系
ガスを用いてエツチングする。乙の場合、レジスト３０
の側部３１に付着したＡｌ膜２１はフッ化Ａｌになるの
で、エツチングされない。従って、レジスト側部３１の
Ａｌ膜２１はＷＳ ｉ ｘ膜１３に対して良好な選択比
を有することになるため〈前記のＡｔ膜２１はレジスト
３０の良好な側壁保護膜になる。そして、第５図に示す
様に、レジスト３０及びＡｊ膜２１を硫酸過水槽に浸し
て除去した後、５ｉ０２膜１２全１２ヲフツよりウェッ
トエツチングするか、或いは、バッファーとなっている
５１０２膜１２のフッ酸によるウェット除去を以って同
時にＡｊ膜２１をリフトオフして除去する。又、その際
、Ａｔ １ｐＪ２１は完全に除去され、残らないので、
被エツチング層１０（下地層）が配線でなくても利用で
きる。
更に、前記５１０２Ｍ１２はＡｌ−１，５％Ｓ１膜２０
をスパッタエツチングした際にＡｌ −１，５％Ｓｉ膜
２０全２０のＷＳｉｘ膜１３に不純物として拡散してい
くことを防止するためのバッファーとなる他、ＷＳｉｘ
膜１３のエツチングを防止するもので、との膜厚は５０
人程度で良い。尚、ＷＳ ｉ ｘ膜１３を配線パターン
として使用する場合は、特に、バッファーとしてのＳｉ
Ｏ２膜１２は必要ではない。
をスパッタエツチングした際にＡｌ −１，５％Ｓｉ膜
２０全２０のＷＳｉｘ膜１３に不純物として拡散してい
くことを防止するためのバッファーとなる他、ＷＳｉｘ
膜１３のエツチングを防止するもので、との膜厚は５０
人程度で良い。尚、ＷＳ ｉ ｘ膜１３を配線パターン
として使用する場合は、特に、バッファーとしてのＳｉ
Ｏ２膜１２は必要ではない。
又、Ａｌ−１，５％Ｓｉ膜２０全２０が厚いと、スパッ
タには選択比がないことによりレジスト３０がその上面
よりａｍすすると共に、スパッタエツチングに要する時
間が増大するので、Ａ−−１，５％５１１１５Ｉ２０の
膜厚は１０００人程度程度い。
タには選択比がないことによりレジスト３０がその上面
よりａｍすすると共に、スパッタエツチングに要する時
間が増大するので、Ａ−−１，５％５１１１５Ｉ２０の
膜厚は１０００人程度程度い。
この様に本発明の半導体装置の製造方法は、レジストパ
ターン側部３１にＡｌ膜２１を被着したので、レジスト
３０の膜減りが防止でき、下地加工材料パターンの一部
後退が防止できる。尚、レジスト３０の側部３１に付着
する膜を高融点金属等の材料により成形することにより
下地の膜をＳｔ等としてトレンチを型成する工程にも使
用できる。
ターン側部３１にＡｌ膜２１を被着したので、レジスト
３０の膜減りが防止でき、下地加工材料パターンの一部
後退が防止できる。尚、レジスト３０の側部３１に付着
する膜を高融点金属等の材料により成形することにより
下地の膜をＳｔ等としてトレンチを型成する工程にも使
用できる。
（発明の効果）
以上説明した様に本発明によれば、被エツチング層上に
再付着物を付着させ、該再付着物上にレジストを形成し
、前記再付着物をスパッタエツチングして、前記レジス
トの側部に保護膜を被着した後、前記被エツチング層を
エツチングする様にしたので、被エツチング層をエツチ
ングする際、レジストの側面は保護膜により保護されろ
ため、レジストの側部からの膜減りを防止できると共に
、被エツチング層の一部後退が防止できることにより前
記の問題点を解決し得る。
再付着物を付着させ、該再付着物上にレジストを形成し
、前記再付着物をスパッタエツチングして、前記レジス
トの側部に保護膜を被着した後、前記被エツチング層を
エツチングする様にしたので、被エツチング層をエツチ
ングする際、レジストの側面は保護膜により保護されろ
ため、レジストの側部からの膜減りを防止できると共に
、被エツチング層の一部後退が防止できることにより前
記の問題点を解決し得る。
第１図乃至第５図は本発明に係る一実施例を示すもので
、第１図は披エツチング層の断面図、第２図は被エツチ
ング層上にレジストを形成した際の断面図、第３図はＡ
ｌ−１，５％Ｓｉ膜をスパッタエツチングした際の断面
図、第４図はＳ！０２膜とＷＳｉｘ膜とをエツチングし
た際の断面図、第５図は配線パターンの完成図である。 図中、 １０・・・被エツチング層、２０・・・再付着物（Ａｊ
−１，５％Ｓｉ膜）、２１・・保護膜（ｌ膜）、３０・
・レジスト、３１・・・側部。 被工、ナシ７１ のＹ！ＩＩＴ面図 第１図 第２− 第３図 午次エツナング層１工・ｌングＬ７：７！４ａｍ面図第
４図 第５囚
、第１図は披エツチング層の断面図、第２図は被エツチ
ング層上にレジストを形成した際の断面図、第３図はＡ
ｌ−１，５％Ｓｉ膜をスパッタエツチングした際の断面
図、第４図はＳ！０２膜とＷＳｉｘ膜とをエツチングし
た際の断面図、第５図は配線パターンの完成図である。 図中、 １０・・・被エツチング層、２０・・・再付着物（Ａｊ
−１，５％Ｓｉ膜）、２１・・保護膜（ｌ膜）、３０・
・レジスト、３１・・・側部。 被工、ナシ７１ のＹ！ＩＩＴ面図 第１図 第２− 第３図 午次エツナング層１工・ｌングＬ７：７！４ａｍ面図第
４図 第５囚
Claims (2)
- （１）被エッチング層上に再付着物を付着させる工程と
、 該再付着物上にレジストを形成する工程と、前記再付着
物をスパッタエッチングして、前記レジストの側部に保
護膜を被着させる工程とを含み、 前記被エッチング層をエッチングすることを特徴とする
半導体装置の製造方法。 - （２）保護膜はＡｌとし、被エッチング層をフッソ系ガ
スによりエッチングすることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29502086A JPS63148638A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29502086A JPS63148638A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63148638A true JPS63148638A (ja) | 1988-06-21 |
Family
ID=17815291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29502086A Pending JPS63148638A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63148638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236510A (ja) * | 1995-12-13 | 1996-09-13 | Hitachi Ltd | マイクロ波プラズマ処理装置及び処理方法 |
-
1986
- 1986-12-12 JP JP29502086A patent/JPS63148638A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236510A (ja) * | 1995-12-13 | 1996-09-13 | Hitachi Ltd | マイクロ波プラズマ処理装置及び処理方法 |
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