JPS63148638A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63148638A JPS63148638A JP29502086A JP29502086A JPS63148638A JP S63148638 A JPS63148638 A JP S63148638A JP 29502086 A JP29502086 A JP 29502086A JP 29502086 A JP29502086 A JP 29502086A JP S63148638 A JPS63148638 A JP S63148638A
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体装置の製造方法に関するものであり、よ
り詳しくはレジストを配線パターンのマスクとして使用
する場合のオドリソ・エツチング工程を含む方法に関す
るものである。
り詳しくはレジストを配線パターンのマスクとして使用
する場合のオドリソ・エツチング工程を含む方法に関す
るものである。
(従来の技術)
従来、この種の半導体装置の製造方法においては配線金
属形成後、公知のオドリソ技術を用いて配線のパターニ
ングを行い、しかる後、レジストをマスクとして公知の
ドライエツチング技術により前記配線金属をエツチング
し、所望の配線パターンを形成していた。
属形成後、公知のオドリソ技術を用いて配線のパターニ
ングを行い、しかる後、レジストをマスクとして公知の
ドライエツチング技術により前記配線金属をエツチング
し、所望の配線パターンを形成していた。
(発明が解決しようとする問題点)
然し乍ら、上述した従来の半導体装置の製造方法におけ
ろドライエツチング技術では、レジストと下地加工材料
との選択性が低いので、該レジストの膜減りが生じてい
た。そのため、レジスト、特に、その側部からの膜減り
によって、前記下地加工材料のパターン寸法が総じて細
くなるという問題点があった。
ろドライエツチング技術では、レジストと下地加工材料
との選択性が低いので、該レジストの膜減りが生じてい
た。そのため、レジスト、特に、その側部からの膜減り
によって、前記下地加工材料のパターン寸法が総じて細
くなるという問題点があった。
(発明の目的)。
本発明は上述の問題点に鑑み、レジストの側部からの膜
減り(後退)を防止すると共に、下地加工材料パターン
の一部後退が防止できる半導体装置の製造方法を提供す
るものである。
減り(後退)を防止すると共に、下地加工材料パターン
の一部後退が防止できる半導体装置の製造方法を提供す
るものである。
(問題点を解決するための手段)
本発明は上述した目的を達成するため、被エツチング層
10上に再付着物20を付着し、該再付着物20上にレ
ジスト30を形成し、前記再付着物20をスパッタエツ
チングして、前記レジスト30の側部3・1に保護膜2
1を被着した後、前記被エツチング層10をエツチング
する様にしたものである。
10上に再付着物20を付着し、該再付着物20上にレ
ジスト30を形成し、前記再付着物20をスパッタエツ
チングして、前記レジスト30の側部3・1に保護膜2
1を被着した後、前記被エツチング層10をエツチング
する様にしたものである。
(作 用)
本発明においては、被エツチング層上のレジストの側部
に予め、保護膜を被着形成したので、被エツチング層を
エツチングする際、レジストの側面は保護膜に保護され
、レジストの側部からの膜減りが防止される。
に予め、保護膜を被着形成したので、被エツチング層を
エツチングする際、レジストの側面は保護膜に保護され
、レジストの側部からの膜減りが防止される。
(実 施 例)
本発明の半導体装置の製造方法に係ろ一実施例を第1図
乃至第5図に基づいて説明する。即ち、半導体装置の製
造方法は、先ず、第1図に示す様に、基板11上に5I
02膜12と、配線パターン形成材料膜としてのWSi
x膜13と更に、SiO□膜12とを順次堆積して被エ
ツチング層10を成形し、該WSix膜13及びSiO
□膜12上に再付着物、例えばAl−1,5%Si膜2
0全20i含有率1.5%のA1合金膜)を常法の如く
付着させる。次いで、第2図に示す様に、該Al−1,
5%S1膜20上に配線パターンマスクとしてのレジス
ト30を形成し、第3図に示す様に、前記Al−1,5
%Si膜20全20ッタエツチングすると共に、レジス
トパターン間を狭めておくことによって、エツチングさ
れたAj〜1.5%Si膜20全20を相互に同突させ
てレジスト30の側部31にAj膜21−(保:J膜)
が再付着し易い状態を作る。而して、前記レジスト30
の側部31にAj膜21は再付着され、この再付着した
Aj膜21を以って、レジストパターン側部3工からの
レジスト30の後退を防止する。続いて、第4図に示す
如<、51028!12及びWSix膜13をフッソ系
ガスを用いてエツチングする。乙の場合、レジスト30
の側部31に付着したAl膜21はフッ化Alになるの
で、エツチングされない。従って、レジスト側部31の
Al膜21はWS i x膜13に対して良好な選択比
を有することになるため〈前記のAt膜21はレジスト
30の良好な側壁保護膜になる。そして、第5図に示す
様に、レジスト30及びAj膜21を硫酸過水槽に浸し
て除去した後、5i02膜12全12ヲフツよりウェッ
トエツチングするか、或いは、バッファーとなっている
5102膜12のフッ酸によるウェット除去を以って同
時にAj膜21をリフトオフして除去する。又、その際
、At 1pJ21は完全に除去され、残らないので、
被エツチング層10(下地層)が配線でなくても利用で
きる。
乃至第5図に基づいて説明する。即ち、半導体装置の製
造方法は、先ず、第1図に示す様に、基板11上に5I
02膜12と、配線パターン形成材料膜としてのWSi
x膜13と更に、SiO□膜12とを順次堆積して被エ
ツチング層10を成形し、該WSix膜13及びSiO
□膜12上に再付着物、例えばAl−1,5%Si膜2
0全20i含有率1.5%のA1合金膜)を常法の如く
付着させる。次いで、第2図に示す様に、該Al−1,
5%S1膜20上に配線パターンマスクとしてのレジス
ト30を形成し、第3図に示す様に、前記Al−1,5
%Si膜20全20ッタエツチングすると共に、レジス
トパターン間を狭めておくことによって、エツチングさ
れたAj〜1.5%Si膜20全20を相互に同突させ
てレジスト30の側部31にAj膜21−(保:J膜)
が再付着し易い状態を作る。而して、前記レジスト30
の側部31にAj膜21は再付着され、この再付着した
Aj膜21を以って、レジストパターン側部3工からの
レジスト30の後退を防止する。続いて、第4図に示す
如<、51028!12及びWSix膜13をフッソ系
ガスを用いてエツチングする。乙の場合、レジスト30
の側部31に付着したAl膜21はフッ化Alになるの
で、エツチングされない。従って、レジスト側部31の
Al膜21はWS i x膜13に対して良好な選択比
を有することになるため〈前記のAt膜21はレジスト
30の良好な側壁保護膜になる。そして、第5図に示す
様に、レジスト30及びAj膜21を硫酸過水槽に浸し
て除去した後、5i02膜12全12ヲフツよりウェッ
トエツチングするか、或いは、バッファーとなっている
5102膜12のフッ酸によるウェット除去を以って同
時にAj膜21をリフトオフして除去する。又、その際
、At 1pJ21は完全に除去され、残らないので、
被エツチング層10(下地層)が配線でなくても利用で
きる。
更に、前記5102M12はAl−1,5%S1膜20
をスパッタエツチングした際にAl −1,5%Si膜
20全20のWSix膜13に不純物として拡散してい
くことを防止するためのバッファーとなる他、WSix
膜13のエツチングを防止するもので、との膜厚は50
人程度で良い。尚、WS i x膜13を配線パターン
として使用する場合は、特に、バッファーとしてのSi
O2膜12は必要ではない。
をスパッタエツチングした際にAl −1,5%Si膜
20全20のWSix膜13に不純物として拡散してい
くことを防止するためのバッファーとなる他、WSix
膜13のエツチングを防止するもので、との膜厚は50
人程度で良い。尚、WS i x膜13を配線パターン
として使用する場合は、特に、バッファーとしてのSi
O2膜12は必要ではない。
又、Al−1,5%Si膜20全20が厚いと、スパッ
タには選択比がないことによりレジスト30がその上面
よりamすすると共に、スパッタエツチングに要する時
間が増大するので、A−−1,5%51115I20の
膜厚は1000人程度程度い。
タには選択比がないことによりレジスト30がその上面
よりamすすると共に、スパッタエツチングに要する時
間が増大するので、A−−1,5%51115I20の
膜厚は1000人程度程度い。
この様に本発明の半導体装置の製造方法は、レジストパ
ターン側部31にAl膜21を被着したので、レジスト
30の膜減りが防止でき、下地加工材料パターンの一部
後退が防止できる。尚、レジスト30の側部31に付着
する膜を高融点金属等の材料により成形することにより
下地の膜をSt等としてトレンチを型成する工程にも使
用できる。
ターン側部31にAl膜21を被着したので、レジスト
30の膜減りが防止でき、下地加工材料パターンの一部
後退が防止できる。尚、レジスト30の側部31に付着
する膜を高融点金属等の材料により成形することにより
下地の膜をSt等としてトレンチを型成する工程にも使
用できる。
(発明の効果)
以上説明した様に本発明によれば、被エツチング層上に
再付着物を付着させ、該再付着物上にレジストを形成し
、前記再付着物をスパッタエツチングして、前記レジス
トの側部に保護膜を被着した後、前記被エツチング層を
エツチングする様にしたので、被エツチング層をエツチ
ングする際、レジストの側面は保護膜により保護されろ
ため、レジストの側部からの膜減りを防止できると共に
、被エツチング層の一部後退が防止できることにより前
記の問題点を解決し得る。
再付着物を付着させ、該再付着物上にレジストを形成し
、前記再付着物をスパッタエツチングして、前記レジス
トの側部に保護膜を被着した後、前記被エツチング層を
エツチングする様にしたので、被エツチング層をエツチ
ングする際、レジストの側面は保護膜により保護されろ
ため、レジストの側部からの膜減りを防止できると共に
、被エツチング層の一部後退が防止できることにより前
記の問題点を解決し得る。
第1図乃至第5図は本発明に係る一実施例を示すもので
、第1図は披エツチング層の断面図、第2図は被エツチ
ング層上にレジストを形成した際の断面図、第3図はA
l−1,5%Si膜をスパッタエツチングした際の断面
図、第4図はS!02膜とWSix膜とをエツチングし
た際の断面図、第5図は配線パターンの完成図である。 図中、 10・・・被エツチング層、20・・・再付着物(Aj
−1,5%Si膜)、21・・保護膜(l膜)、30・
・レジスト、31・・・側部。 被工、ナシ71 のY!IIT面図 第1図 第2− 第3図 午次エツナング層1工・lングL7:7!4am面図第
4図 第5囚
、第1図は披エツチング層の断面図、第2図は被エツチ
ング層上にレジストを形成した際の断面図、第3図はA
l−1,5%Si膜をスパッタエツチングした際の断面
図、第4図はS!02膜とWSix膜とをエツチングし
た際の断面図、第5図は配線パターンの完成図である。 図中、 10・・・被エツチング層、20・・・再付着物(Aj
−1,5%Si膜)、21・・保護膜(l膜)、30・
・レジスト、31・・・側部。 被工、ナシ71 のY!IIT面図 第1図 第2− 第3図 午次エツナング層1工・lングL7:7!4am面図第
4図 第5囚
Claims (2)
- (1)被エッチング層上に再付着物を付着させる工程と
、 該再付着物上にレジストを形成する工程と、前記再付着
物をスパッタエッチングして、前記レジストの側部に保
護膜を被着させる工程とを含み、 前記被エッチング層をエッチングすることを特徴とする
半導体装置の製造方法。 - (2)保護膜はAlとし、被エッチング層をフッソ系ガ
スによりエッチングすることを特徴とする特許請求の範
囲第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29502086A JPS63148638A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29502086A JPS63148638A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63148638A true JPS63148638A (ja) | 1988-06-21 |
Family
ID=17815291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29502086A Pending JPS63148638A (ja) | 1986-12-12 | 1986-12-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63148638A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08236510A (ja) * | 1995-12-13 | 1996-09-13 | Hitachi Ltd | マイクロ波プラズマ処理装置及び処理方法 |
-
1986
- 1986-12-12 JP JP29502086A patent/JPS63148638A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08236510A (ja) * | 1995-12-13 | 1996-09-13 | Hitachi Ltd | マイクロ波プラズマ処理装置及び処理方法 |
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