JPS63142894A - フラツトパツケ−ジ集積回路の配線基板 - Google Patents
フラツトパツケ−ジ集積回路の配線基板Info
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- JPS63142894A JPS63142894A JP61290797A JP29079786A JPS63142894A JP S63142894 A JPS63142894 A JP S63142894A JP 61290797 A JP61290797 A JP 61290797A JP 29079786 A JP29079786 A JP 29079786A JP S63142894 A JPS63142894 A JP S63142894A
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば集積回路等のフラットパッケージ集
積回路が配設される配線基板に関する。
積回路が配設される配線基板に関する。
（従来の技術）
この種のフラットパッケージ集積回路が配設される配線
基板としては、集積回路のリードピンと接触するパター
ン部が長方形とされた配線基板が知られている。
基板としては、集積回路のリードピンと接触するパター
ン部が長方形とされた配線基板が知られている。
しかしながら、上記従来の配線基板は、パターン部が全
て同一形状、同一面積であり、しかも、リードピンの接
触部より若干広く形成されている程度であるため、半田
付けに要する半田の量に制約を受け、半田付けを行った
場合、リードピンがパターン部から剥がれるといった不
良が発生し易いものであった。
て同一形状、同一面積であり、しかも、リードピンの接
触部より若干広く形成されている程度であるため、半田
付けに要する半田の量に制約を受け、半田付けを行った
場合、リードピンがパターン部から剥がれるといった不
良が発生し易いものであった。
また、パターン部が全て同一形状であるため、集積回路
の基準リードピンが配設されるべきパターン部が分り難
く、集積回路の配設方向を誤り易いものであった。
の基準リードピンが配設されるべきパターン部が分り難
く、集積回路の配設方向を誤り易いものであった。
（発明が解決しようとする問題点）
この発明は、パターン部の形状が同一であることに起因
する問題を解決するものであり、その目的とするところ
は、半田付は不良の発生を減少することが可能であると
ともに、集積回路の基準リードピンが配設されるべきパ
ターンを容易に認識することが可能なフラットパッケー
ジ集積回路の配線基板を提供しようとするものである。
する問題を解決するものであり、その目的とするところ
は、半田付は不良の発生を減少することが可能であると
ともに、集積回路の基準リードピンが配設されるべきパ
ターンを容易に認識することが可能なフラットパッケー
ジ集積回路の配線基板を提供しようとするものである。
［発明の構成］
（問題点を解決するための手段）
この発明は、フラットパッケージ集積回路のリードピン
が配設される第１形状の第１パターン部と、前記集積回
路の基準リードピンが配設される第２形状の第２パター
ン部と、前記集積回路の基準リードピンを除く端部のリ
ードピンが配設される第３形状の第３パターン部とから
構成されている。
が配設される第１形状の第１パターン部と、前記集積回
路の基準リードピンが配設される第２形状の第２パター
ン部と、前記集積回路の基準リードピンを除く端部のリ
ードピンが配設される第３形状の第３パターン部とから
構成されている。
（作用）
この発明は、集積回路の基準リードピンが配設される第
２パターン部と、基準リードピン以外の端部に位置する
リードピンが配設される第３パターン部、およびその他
のリードピンが配設される第１パターン部とをそれぞれ
別の形状とすることにより、半田付は不良の減少、およ
び基準り一ドビンの配設位置の明瞭化を図っている。
２パターン部と、基準リードピン以外の端部に位置する
リードピンが配設される第３パターン部、およびその他
のリードピンが配設される第１パターン部とをそれぞれ
別の形状とすることにより、半田付は不良の減少、およ
び基準り一ドビンの配設位置の明瞭化を図っている。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図は、第２図に示すようなフラットパッケージ集積
回路ＩＣ１が配設されるパターンを示すものである。集
積回路ＩＣＩのリードピンＬＰ１のうち２〜６番、９〜
１３番のリードピンが配設される第１パターン部ＰＴ２
〜ＰＴ６、ＰＴ９〜ＰＴ１３は、例えばＯ，，８ｘ１．
９ｍｍの長方形とされている。また、１番のリードピン
が配設される基準パターンとしての第２パターン部ＰＴ
１、および７．８．１４番のリードピンが接続される第
３パターン部ＰＴ７、ＰＴ８、ＰＴｌ４は、それぞれ第
１パターン部ＰＴ２〜ＰＴ６、ＰＴ９〜ＰＴ１３より、
外側、即ち、パターン部ＰＴ２〜ＰＴ６、ＰＴ９〜ＰＴ
１３の並び方向両側に幅０．５ｍｍの増設部ＡＮが設け
られ、１．３×１．９ｍｍとされている。さらに、第２
パターン部ＰＴ１は、増設部ＡＮの一部が切除されて第
３パターン部ＰＴ７、ＰＴ８、ＰＴｌ４と異なる形状と
され、第３パターン部ＰＴ７、ＰＴ８、ＰＴｌ４と区別
できるようになっている。
回路ＩＣ１が配設されるパターンを示すものである。集
積回路ＩＣＩのリードピンＬＰ１のうち２〜６番、９〜
１３番のリードピンが配設される第１パターン部ＰＴ２
〜ＰＴ６、ＰＴ９〜ＰＴ１３は、例えばＯ，，８ｘ１．
９ｍｍの長方形とされている。また、１番のリードピン
が配設される基準パターンとしての第２パターン部ＰＴ
１、および７．８．１４番のリードピンが接続される第
３パターン部ＰＴ７、ＰＴ８、ＰＴｌ４は、それぞれ第
１パターン部ＰＴ２〜ＰＴ６、ＰＴ９〜ＰＴ１３より、
外側、即ち、パターン部ＰＴ２〜ＰＴ６、ＰＴ９〜ＰＴ
１３の並び方向両側に幅０．５ｍｍの増設部ＡＮが設け
られ、１．３×１．９ｍｍとされている。さらに、第２
パターン部ＰＴ１は、増設部ＡＮの一部が切除されて第
３パターン部ＰＴ７、ＰＴ８、ＰＴｌ４と異なる形状と
され、第３パターン部ＰＴ７、ＰＴ８、ＰＴｌ４と区別
できるようになっている。
第３図は、上記第１、第２、第３パターン部ＰＴ２〜Ｐ
Ｔ６、ＰＴ９〜ＰＴ１３、ＰＴＩ、ＰＴ７、ＰＴ８、Ｐ
Ｔｌ４の配線基板ＰＢに対する実際の配線の一例を示す
ものである。７番、１４番のり−ドビンは電源配線であ
り、太い配線としている。それ以外の１〜６．８〜１３
番のり−ドピンは細い配線としている。
Ｔ６、ＰＴ９〜ＰＴ１３、ＰＴＩ、ＰＴ７、ＰＴ８、Ｐ
Ｔｌ４の配線基板ＰＢに対する実際の配線の一例を示す
ものである。７番、１４番のり−ドビンは電源配線であ
り、太い配線としている。それ以外の１〜６．８〜１３
番のり−ドピンは細い配線としている。
次に、上記第１、第２、第３パターン部ＰＴ２〜ＰＴ６
、ＰＴ９〜ＰＴ１３、ＰＴｌ、ＰＴ７、ＰＴ８、ＰＴｌ
４の設計基準について、第４図、第５図を用いて説明す
る。
、ＰＴ９〜ＰＴ１３、ＰＴｌ、ＰＴ７、ＰＴ８、ＰＴｌ
４の設計基準について、第４図、第５図を用いて説明す
る。
フラットパッケージ集積回路ＩＣＩの外形寸法を次のよ
うに定める。
うに定める。
ａ：リードピンの先端間距離
ａｍａｘ （最大値）、
ａｍｉｎｌｌ小値）
ｂ：リードピンのパターン部との接触面の内側の距離ｂ
ｍｉｎ（最小値） Ｃコリートビンのパターン部との接触面の長さｃｍａｘ
（最大重） ｄ：リードピンの幅 ｐ：リードピンの中心間ピッチ 上記条件の下に、第１、第２、第３パターン部ＰＴ２〜
ＰＴ６、ＰＴ９〜ＰＴ１３、ＰＴｌ、ＰＴ７、ＰＴ８、
ＰＴｌ４の寸法は、次式によって定める。
ｍｉｎ（最小値） Ｃコリートビンのパターン部との接触面の長さｃｍａｘ
（最大重） ｄ：リードピンの幅 ｐ：リードピンの中心間ピッチ 上記条件の下に、第１、第２、第３パターン部ＰＴ２〜
ＰＴ６、ＰＴ９〜ＰＴ１３、ＰＴｌ、ＰＴ７、ＰＴ８、
ＰＴｌ４の寸法は、次式によって定める。
Ａ−ａｍａｘ＋１−０ （単位ｍｍ）Ｂ−ａｍｉｎ
−２ｃｍａｘ−０，５ Ｃ＝（Ａ−Ｂ）／２ Ｄ＞ｐ−０，２５ ここで、Ａ、Ｂはパターン部の外側と内側の幅、Ｃはパ
ターン部の長さ、Ｄはパターン部の幅である。リードピ
ンの中心間ピッチｐど、パターン部の幅りの関係は表１
のようになる。
−２ｃｍａｘ−０，５ Ｃ＝（Ａ−Ｂ）／２ Ｄ＞ｐ−０，２５ ここで、Ａ、Ｂはパターン部の外側と内側の幅、Ｃはパ
ターン部の長さ、Ｄはパターン部の幅である。リードピ
ンの中心間ピッチｐど、パターン部の幅りの関係は表１
のようになる。
第６図、第７図は、パターン部と、集積回路ＩＣ１のリ
ードピンＬＰ１との接触状態を示すものである。
ードピンＬＰ１との接触状態を示すものである。
第１乃至第３パターン部ＰＴＩ〜ＰＴ１４とリードピン
ＬＰ１が半田ＳＬによって半田付けされた状態において
、各パターン部ＰＴ１〜ＰＴ１４は、第６図に示す如く
、リードピンＬＰ１の先端方向にＱ、５ｍｍ、基端方向
に０．２５ｍｍ以上のマージンを持っている。
ＬＰ１が半田ＳＬによって半田付けされた状態において
、各パターン部ＰＴ１〜ＰＴ１４は、第６図に示す如く
、リードピンＬＰ１の先端方向にＱ、５ｍｍ、基端方向
に０．２５ｍｍ以上のマージンを持っている。
また、パターン部の並び方向には、第７図に示す如く、
第１パターン部ＰＴ２、およびＰＴ３〜ＰＴ６、ＰＴ９
〜ＰＴ１３の場合は、図示左右方向に約Ｑ、 ２ｍｍの
マージンがあり、第２パターン部ＰＴＩ、および第３パ
ターン部ＰＴ７、ＰＴ８、ＰＴｌ４の場合は、上記マー
ジンに加えて外側にＱ、５ｍｍのマージンが設定されて
いる。
第１パターン部ＰＴ２、およびＰＴ３〜ＰＴ６、ＰＴ９
〜ＰＴ１３の場合は、図示左右方向に約Ｑ、 ２ｍｍの
マージンがあり、第２パターン部ＰＴＩ、および第３パ
ターン部ＰＴ７、ＰＴ８、ＰＴｌ４の場合は、上記マー
ジンに加えて外側にＱ、５ｍｍのマージンが設定されて
いる。
したがって、第２、第３パターン部ＰＴＩ、ＰＴ７、Ｐ
Ｔ８、ＰＴｌ４は、第１パターン部ＰＴ２〜ＰＴ６、Ｐ
Ｔ９〜ＰＴ１３に比べて半田の塗布量を多くすることが
可能となっている。
Ｔ８、ＰＴｌ４は、第１パターン部ＰＴ２〜ＰＴ６、Ｐ
Ｔ９〜ＰＴ１３に比べて半田の塗布量を多くすることが
可能となっている。
さらに、第２、第３パターン部ＰＴＩ、ＰＴ７、ＰＴ８
、ＰＴｌ４に対するリードピンＬＰ１の接触位置は、第
７図に示す如く、増設部ＡＮ以外の位ごとなっている。
、ＰＴｌ４に対するリードピンＬＰ１の接触位置は、第
７図に示す如く、増設部ＡＮ以外の位ごとなっている。
尚、半田付けの工程は、第１、第２、第３パターン部Ｐ
Ｔ２〜ＰＴ６、ＰＴ９〜ＰＴ１３、ＰＴｌ、ＰＴ７、Ｐ
Ｔ８、ＰＴｌ４に、例えばクリーム上の半田を印刷し、
この上に集積回路ＩＣＩを載置した後、高温の雰囲気中
で前記半田を旧かし、冷却して半田を固める、所謂リフ
ロー半田方式が取られる。
Ｔ２〜ＰＴ６、ＰＴ９〜ＰＴ１３、ＰＴｌ、ＰＴ７、Ｐ
Ｔ８、ＰＴｌ４に、例えばクリーム上の半田を印刷し、
この上に集積回路ＩＣＩを載置した後、高温の雰囲気中
で前記半田を旧かし、冷却して半田を固める、所謂リフ
ロー半田方式が取られる。
上記実施例によれば、フラットパッケージ集積回路ＩＣ
Ｉにおける、１．７．８．１４番リードピンが配設され
る第２、第３パターン部ＰＴ１、ＰＴ７、ＰＴ８、ＰＴ
ｌ４に、増設部ＡＮを設け、２〜６．９〜１３番のリー
ドピンが配設される第１バター・ン部ＰＴ２〜ＰＴ６、
ＰＴ９〜ＰＴ１３より面積を大きくしている。したがっ
て、半田の塗布量を多くすることが可能であるため、確
実にパターン部とリードピンとを接続することが可能で
あり、接続不良を防止することが可能である。
Ｉにおける、１．７．８．１４番リードピンが配設され
る第２、第３パターン部ＰＴ１、ＰＴ７、ＰＴ８、ＰＴ
ｌ４に、増設部ＡＮを設け、２〜６．９〜１３番のリー
ドピンが配設される第１バター・ン部ＰＴ２〜ＰＴ６、
ＰＴ９〜ＰＴ１３より面積を大きくしている。したがっ
て、半田の塗布量を多くすることが可能であるため、確
実にパターン部とリードピンとを接続することが可能で
あり、接続不良を防止することが可能である。
また、集積回路ＩＣＩにおける１番のリードピンが配設
される第２パターン部ＰＴ１を、第３パターン部ＰＴ７
、ＰＴ８、ＰＴｌ４と異なる形状にしている。したがっ
て、第２パターン部ＰＴＩを容易に見分けることができ
るため、集積回路の装着ミスを防止することが可能であ
る。
される第２パターン部ＰＴ１を、第３パターン部ＰＴ７
、ＰＴ８、ＰＴｌ４と異なる形状にしている。したがっ
て、第２パターン部ＰＴＩを容易に見分けることができ
るため、集積回路の装着ミスを防止することが可能であ
る。
ざらに、第２パターン部ＰＴＩは、増設部ＡＮの一部を
切除して形状を変形している。したがって、リードピン
が接続される部分は、他のパターン部と同様の面積が保
持されているため、リードピンの接続性能を劣化するこ
とがないものである。
切除して形状を変形している。したがって、リードピン
が接続される部分は、他のパターン部と同様の面積が保
持されているため、リードピンの接続性能を劣化するこ
とがないものである。
尚、第２パターン部ＰＴ１の形状は、第１図等に示す形
状に限定されるものではなく、例えば第８図に示すよう
な形状とすることも可能である。
状に限定されるものではなく、例えば第８図に示すよう
な形状とすることも可能である。
次に、この発明の他の実施例について説明する。
第９図は、第１０図に示すような所謂四方向リードフラ
ットパッケージ集積回路ＩＣ２が配設されるパターンを
示すものである。集積回路ＩＣ２のリードピンＬＰ２の
うち２〜２４．２７〜４９．５２〜７４．７７〜９９番
のリードピンが配設される第１パターン部Ｐ２〜Ｐ２４
、Ｐ２７〜Ｐ４９、Ｐ５２〜Ｐ７４、Ｐ７７〜Ｐ９９は
、例えば０．５５Ｘ２．５ｍｍの長方形とされている。
ットパッケージ集積回路ＩＣ２が配設されるパターンを
示すものである。集積回路ＩＣ２のリードピンＬＰ２の
うち２〜２４．２７〜４９．５２〜７４．７７〜９９番
のリードピンが配設される第１パターン部Ｐ２〜Ｐ２４
、Ｐ２７〜Ｐ４９、Ｐ５２〜Ｐ７４、Ｐ７７〜Ｐ９９は
、例えば０．５５Ｘ２．５ｍｍの長方形とされている。
また、１番のリードピンが配設される基準パターンとし
ての第２パターン部Ｐ１．および２５．２６．５０．５
１．７５．７６．１００番のり一ドピンがそれぞれ接続
される第３パターン部Ｐ２５、Ｐ２６、Ｐ５０ＳＰ５１
．Ｐ７５、Ｐ７６、Ｐｌｏｏは、それぞれパターン部Ｐ
２〜Ｐ２４、Ｐ２７〜Ｐ４９、Ｐ５２〜Ｐ７４、Ｐ７７
〜Ｐ９９の並び方向両側に幅０．５ｍｍの増設部ＡＮが
設けられ、１．０５Ｘ２．５ｍｍとされている。さらに
、第２パターン部Ｐ１は、増設部ＡＮの一部が切除され
て第３パターン部Ｐ２５、Ｐ２６、Ｐ２Ｏ、Ｐ５１、Ｐ
７５、Ｐ７６、Ｐｌｏｏと異なる形状とされ、第３パタ
ーン部Ｐ２５、Ｐ２６、Ｐ２Ｏ、Ｐ５１、Ｐ７５、Ｐ７
６、Ｐｌｏｏと区別できるようになっている。
ての第２パターン部Ｐ１．および２５．２６．５０．５
１．７５．７６．１００番のり一ドピンがそれぞれ接続
される第３パターン部Ｐ２５、Ｐ２６、Ｐ５０ＳＰ５１
．Ｐ７５、Ｐ７６、Ｐｌｏｏは、それぞれパターン部Ｐ
２〜Ｐ２４、Ｐ２７〜Ｐ４９、Ｐ５２〜Ｐ７４、Ｐ７７
〜Ｐ９９の並び方向両側に幅０．５ｍｍの増設部ＡＮが
設けられ、１．０５Ｘ２．５ｍｍとされている。さらに
、第２パターン部Ｐ１は、増設部ＡＮの一部が切除され
て第３パターン部Ｐ２５、Ｐ２６、Ｐ２Ｏ、Ｐ５１、Ｐ
７５、Ｐ７６、Ｐｌｏｏと異なる形状とされ、第３パタ
ーン部Ｐ２５、Ｐ２６、Ｐ２Ｏ、Ｐ５１、Ｐ７５、Ｐ７
６、Ｐｌｏｏと区別できるようになっている。
第１１図は、上記第１、第２、第３パターン部Ｐ２〜Ｐ
２４、Ｐ２７〜Ｐ４９、Ｐ５２〜Ｐ７４、Ｐ７７〜Ｐ９
９、Ｐｌ、Ｐ２５、Ｐ２６、Ｐ２Ｏ、次に、上記第１、
第２、第３パターン部の設計基準について、第１２図、
第１３図を用いて説明する。
２４、Ｐ２７〜Ｐ４９、Ｐ５２〜Ｐ７４、Ｐ７７〜Ｐ９
９、Ｐｌ、Ｐ２５、Ｐ２６、Ｐ２Ｏ、次に、上記第１、
第２、第３パターン部の設計基準について、第１２図、
第１３図を用いて説明する。
四方向リードフラットパッケージ集積回路１０の外形寸
法を次のように定める。
法を次のように定める。
ａ；リードピンの先端間距離
ａｍａｘ （ｔｕ大値）、
ａｍｉｎ（最小値）
ｂ：リードピンのパターン部との接触面の内側の距離ｂ
ｍｉｎ（最小値） Ｃ：リードピンのパターン部との接触面の長さｃｍａｘ
（最大値） ｄ：リードピンの幅 ｐ：リードピンの中心間ピッチ 上記条件の下に、第１、第２、第３パターン部Ｐ１〜Ｐ
１００の寸法は、次式によって定める。
ｍｉｎ（最小値） Ｃ：リードピンのパターン部との接触面の長さｃｍａｘ
（最大値） ｄ：リードピンの幅 ｐ：リードピンの中心間ピッチ 上記条件の下に、第１、第２、第３パターン部Ｐ１〜Ｐ
１００の寸法は、次式によって定める。
Ａ−ａｍａｘ＋２．０ ＜単位ｍｍ＞ｓ＝ｂｍｉｎ
−ｏ、６ Ｃ−（Ａ−８）／２ Ｄ＞ｄ＋０．１ ここで、Ａ、Ｂはパターン部の外側と内側の幅、Ｃはパ
ターン部の長さ、Ｄはパターン部の幅である。リードピ
ンの中心間ピッチｐと、パターン部の幅りの関係は表２
のようになる。
−ｏ、６ Ｃ−（Ａ−８）／２ Ｄ＞ｄ＋０．１ ここで、Ａ、Ｂはパターン部の外側と内側の幅、Ｃはパ
ターン部の長さ、Ｄはパターン部の幅である。リードピ
ンの中心間ピッチｐと、パターン部の幅りの関係は表２
のようになる。
第１４図は、パターン部と、集積回路ＩＣ２のリードピ
ンＬＰ２との接触状態を示すものである。
ンＬＰ２との接触状態を示すものである。
第１乃至第３パターン部Ｐ１〜Ｐ１００とり一ドビンＬ
Ｐ２が半田ＳＬによって半田付けされた状態において、
各パターン部Ｐ１〜Ｐ１００は、第１４図に示す如く、
リードピンＬＰ２の先端方向ＬＭｔ（最少で０．１ｍｍ
）、基端方向にＭ２（最少で０．３ｍｍ）程度のマージ
ンを持っている。
Ｐ２が半田ＳＬによって半田付けされた状態において、
各パターン部Ｐ１〜Ｐ１００は、第１４図に示す如く、
リードピンＬＰ２の先端方向ＬＭｔ（最少で０．１ｍｍ
）、基端方向にＭ２（最少で０．３ｍｍ）程度のマージ
ンを持っている。
また、パターン部の並び方向には、第１４図に示す如く
、第１パターン部Ｐ２、およびＰ３〜Ｐ２４、Ｐ２７〜
Ｐ４９、Ｐ５２〜Ｐ７４、Ｐ７７〜Ｐ９９の場合は１図
示左右方向にＭ３（０，１ｍｍ）のマージンがあり、第
２パターン部Ｐ１、および第３パターン部Ｐ２５、Ｐ２
６、Ｐ２Ｏ，Ｐ５１、Ｐ７５、Ｐ７６、Ｐｌ ００の場
合は、上記マージンＭ３に加えて外側に０．５ｍｍのマ
ージンが設定されている。したがって、第２、第３パタ
ーン部Ｐｉ、Ｐ２５、Ｐ２６、Ｐ２Ｏ，Ｐ５１、Ｐ７５
、Ｐ７６、Ｐｌｏｏは、第１パターン部Ｐ２〜Ｐ２４、
Ｐ２７〜Ｐ４９、Ｐ５２〜Ｐ７４、Ｐ７７〜Ｐ９９に比
べて半田の塗布層を多くすることが可能となっている。
、第１パターン部Ｐ２、およびＰ３〜Ｐ２４、Ｐ２７〜
Ｐ４９、Ｐ５２〜Ｐ７４、Ｐ７７〜Ｐ９９の場合は１図
示左右方向にＭ３（０，１ｍｍ）のマージンがあり、第
２パターン部Ｐ１、および第３パターン部Ｐ２５、Ｐ２
６、Ｐ２Ｏ，Ｐ５１、Ｐ７５、Ｐ７６、Ｐｌ ００の場
合は、上記マージンＭ３に加えて外側に０．５ｍｍのマ
ージンが設定されている。したがって、第２、第３パタ
ーン部Ｐｉ、Ｐ２５、Ｐ２６、Ｐ２Ｏ，Ｐ５１、Ｐ７５
、Ｐ７６、Ｐｌｏｏは、第１パターン部Ｐ２〜Ｐ２４、
Ｐ２７〜Ｐ４９、Ｐ５２〜Ｐ７４、Ｐ７７〜Ｐ９９に比
べて半田の塗布層を多くすることが可能となっている。
さらに、第２、第３パターン部Ｐ１、Ｐ２５゜Ｐ２６、
Ｐ２Ｏ，Ｐ５１．Ｐ７５、Ｐ７６、Ｐｌｏｏに対するリ
ードピンＬＰ２の接触位置は、第１４図に示す如く、増
設部ＡＮ以外の位置となっている。
Ｐ２Ｏ，Ｐ５１．Ｐ７５、Ｐ７６、Ｐｌｏｏに対するリ
ードピンＬＰ２の接触位置は、第１４図に示す如く、増
設部ＡＮ以外の位置となっている。
尚、四方向リードフラットパッケージ型集積回路ＩＣ２
の半田付は工程は、上記フラットパッケージ形ｌ！積回
路ＩＣ１の場合と同様である。
の半田付は工程は、上記フラットパッケージ形ｌ！積回
路ＩＣ１の場合と同様である。
また、この場合も、第２パターン部Ｐ１を第８図に示す
如く変形してもよい。
如く変形してもよい。
さらに、第２パターン部ＰＴ１、Ｐｌの形状は、上記実
施例に限定されるものではない。
施例に限定されるものではない。
上記実施例によっても同様の効果を得ることが可能であ
る。
る。
その他、発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
実施可能なことは勿論である。
［発明の効果コ
以上、詳述したようにこの発明によれば、集積回路の基
準リードピンが配設される第２パターン部と、基準リー
ドピン以外の端部に位置するリードピンが配設される第
３パターン部、およびその他のリードピンが配設される
第１パターン部とをそれぞれ別の形状とすることにより
、半田付は不良の発生を減少することが可能であるとと
もに、集積回路の基準リードピンが配設されるべきパタ
ーンを容易にＨＩＥすることが可能なフラットパッケー
ジ集積回路の配線基板を提供できる。
準リードピンが配設される第２パターン部と、基準リー
ドピン以外の端部に位置するリードピンが配設される第
３パターン部、およびその他のリードピンが配設される
第１パターン部とをそれぞれ別の形状とすることにより
、半田付は不良の発生を減少することが可能であるとと
もに、集積回路の基準リードピンが配設されるべきパタ
ーンを容易にＨＩＥすることが可能なフラットパッケー
ジ集積回路の配線基板を提供できる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すものであり、パター
ン部の構成図、第２図はこの実施例に通用される集積回
路を示すものであり、同図（ａ）は平面図、同図（ｂ）
、同図（Ｃ）はそれぞれ側面図、第３図は第１図の実体
配線を示す図、第４図、第５図はパターン部の設計基準
を説明するために示すものであり、第４図（ａ）は集積
回路の側面図、同図（ｂ）は集積回路の要部の平面図、
第５図はパターン部の寸法を示す図、第６図、第７図は
パターン部とリードピンの接続状態を示すものであり、
第６図は一部切除して示す側面図、第７図はパターン部
の要部を示す図、第８図は第２パターン部の変形例を示
す図、第９図乃至第１４図はこの発明の他の実施例を示
すものであり、第９図はパターン部の構成図、第１０図
はこの実施例に適用される集積回路を示すものであり、
同図＜ａ）は平面図、同図（ｂ）は側面図、第１１図は
第９図の実体配線を示す図、第１２図、第１３図はパタ
ーン部の設計基準を説明するために示すものであり、第
１２図（ａ）は集積回路の側面図、同図（ｂ）は集積回
路の要部の平面図、第１３図はパターン部の寸法を示す
図、第１４図はパターン部とリードピンの接続状態を示
すものであり、パターン部の要部を示す図である。 ＩＣ１・・・フラットパッケージ集積回路、ＩＣ２・・
・四方向リードフラットパッケージ集積回路、ＬＰｌ、
ＬＰ２・・・リードピン、ＰＴ２〜ＰＴ６、ＰＴ９〜Ｐ
Ｔ１３、Ｐ２〜Ｐ２４、Ｐ２７〜Ｐ４９、Ｐ５２〜Ｐ７
４、Ｐ７７〜Ｐ９９・・・第１パターン部、ＰＴｌ、Ｐ
ｌ・・・第２パターン部、ＰＴ７、ＰＴ８、ＰＴｌ４、
Ｐ２５、Ｐ２６、Ｐ２Ｏ，Ｐ５１、Ｐ７５、Ｐ７６、Ｐ
ｌｏｏ・・・第３パターン部、ＡＮ・・・増設部。 出願人代理人 弁理士 鈴江武彦 第１図 ＬＰｌ （ｂ） （ｃ ） 第２図 第３図 ＩＣＩ 第４図 第５図 Ｃ１ 第６図 第７図 第Ｓ図 第９図 第１４図
ン部の構成図、第２図はこの実施例に通用される集積回
路を示すものであり、同図（ａ）は平面図、同図（ｂ）
、同図（Ｃ）はそれぞれ側面図、第３図は第１図の実体
配線を示す図、第４図、第５図はパターン部の設計基準
を説明するために示すものであり、第４図（ａ）は集積
回路の側面図、同図（ｂ）は集積回路の要部の平面図、
第５図はパターン部の寸法を示す図、第６図、第７図は
パターン部とリードピンの接続状態を示すものであり、
第６図は一部切除して示す側面図、第７図はパターン部
の要部を示す図、第８図は第２パターン部の変形例を示
す図、第９図乃至第１４図はこの発明の他の実施例を示
すものであり、第９図はパターン部の構成図、第１０図
はこの実施例に適用される集積回路を示すものであり、
同図＜ａ）は平面図、同図（ｂ）は側面図、第１１図は
第９図の実体配線を示す図、第１２図、第１３図はパタ
ーン部の設計基準を説明するために示すものであり、第
１２図（ａ）は集積回路の側面図、同図（ｂ）は集積回
路の要部の平面図、第１３図はパターン部の寸法を示す
図、第１４図はパターン部とリードピンの接続状態を示
すものであり、パターン部の要部を示す図である。 ＩＣ１・・・フラットパッケージ集積回路、ＩＣ２・・
・四方向リードフラットパッケージ集積回路、ＬＰｌ、
ＬＰ２・・・リードピン、ＰＴ２〜ＰＴ６、ＰＴ９〜Ｐ
Ｔ１３、Ｐ２〜Ｐ２４、Ｐ２７〜Ｐ４９、Ｐ５２〜Ｐ７
４、Ｐ７７〜Ｐ９９・・・第１パターン部、ＰＴｌ、Ｐ
ｌ・・・第２パターン部、ＰＴ７、ＰＴ８、ＰＴｌ４、
Ｐ２５、Ｐ２６、Ｐ２Ｏ，Ｐ５１、Ｐ７５、Ｐ７６、Ｐ
ｌｏｏ・・・第３パターン部、ＡＮ・・・増設部。 出願人代理人 弁理士 鈴江武彦 第１図 ＬＰｌ （ｂ） （ｃ ） 第２図 第３図 ＩＣＩ 第４図 第５図 Ｃ１ 第６図 第７図 第Ｓ図 第９図 第１４図
Claims (3)
- （１）フラットパッケージ集積回路のリードピンが配設
される第１形状の第１パターン部と、前記集積回路の基
準リードピンが配設される第２形状の第２パターン部と
、前記集積回路の基準リードピンを除く端部のリードピ
ンが配設される第３形状の第３パターン部とを具備した
ことを特徴とするフラットパッケージ集積回路の配線基
板。 - （２）第３パターン部は、第１パターン部より幅が広く
されていることを特徴とする特許請求の範囲第１項記載
のフラットパッケージ集積回路の配線基板。 - （３）第２パターン部は、第１パターン部より幅が広く
されるとともに、リードピン接触部以外が変形されてい
ることを特徴とする特許請求の範囲第１項記載のフラッ
トパッケージ集積回路の配線基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290797A JPS63142894A (ja) | 1986-12-06 | 1986-12-06 | フラツトパツケ−ジ集積回路の配線基板 |
| KR870013870A KR880008715A (ko) | 1986-12-06 | 1987-12-05 | 평면패키지 집접적회로장치의 배선기판 |
| US07/300,233 US5067042A (en) | 1986-12-06 | 1989-01-23 | Wiring board for flat package type integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290797A JPS63142894A (ja) | 1986-12-06 | 1986-12-06 | フラツトパツケ−ジ集積回路の配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142894A true JPS63142894A (ja) | 1988-06-15 |
Family
ID=17760619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290797A Pending JPS63142894A (ja) | 1986-12-06 | 1986-12-06 | フラツトパツケ−ジ集積回路の配線基板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5067042A (ja) |
| JP (1) | JPS63142894A (ja) |
| KR (1) | KR880008715A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006330711A (ja) * | 2005-04-28 | 2006-12-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及び液晶表示装置 |
| US8259463B2 (en) | 2005-04-28 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| JP2015159253A (ja) * | 2014-02-25 | 2015-09-03 | ファナック株式会社 | プリント基板 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870173A (ja) * | 1994-08-30 | 1996-03-12 | Matsushita Electric Ind Co Ltd | 回路基板 |
| US5604333A (en) * | 1994-11-30 | 1997-02-18 | Intel Corporation | Process and structure for a solder thief on circuit boards |
| TW387203B (en) * | 1995-06-06 | 2000-04-11 | Lsi Logic Corp | Polymorphic rectilinear thieving pad |
| US5679929A (en) * | 1995-07-28 | 1997-10-21 | Solectron Corporqtion | Anti-bridging pads for printed circuit boards and interconnecting substrates |
| JP3514221B2 (ja) * | 2000-08-10 | 2004-03-31 | 株式会社デンソー | プリント配線基板 |
| JP2004023076A (ja) * | 2002-06-20 | 2004-01-22 | Mitsubishi Electric Corp | 配線基板装置 |
| KR102317553B1 (ko) * | 2015-08-28 | 2021-10-25 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
| CN107770956A (zh) * | 2016-08-16 | 2018-03-06 | 光宝电子(广州)有限公司 | 电路板结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4016463A (en) * | 1973-10-17 | 1977-04-05 | Amdahl Corporation | High density multilayer printed circuit card assembly and method |
| US4195195A (en) * | 1978-09-28 | 1980-03-25 | The United States Of America As Represented By The Secretary Of The Army | Tape automated bonding test board |
| US4417296A (en) * | 1979-07-23 | 1983-11-22 | Rca Corp | Method of connecting surface mounted packages to a circuit board and the resulting connector |
| US4489365A (en) * | 1982-09-17 | 1984-12-18 | Burroughs Corporation | Universal leadless chip carrier mounting pad |
| US4562513A (en) * | 1984-05-21 | 1985-12-31 | International Business Machines Corporation | Process for forming a high density metallurgy system on a substrate and structure thereof |
| US4600970A (en) * | 1984-05-29 | 1986-07-15 | Rca Corporation | Leadless chip carriers having self-aligning mounting pads |
| JPS61259597A (ja) * | 1985-05-13 | 1986-11-17 | 株式会社日立製作所 | プリント基板の配線方法 |
| JPS61269345A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 半導体装置 |
| EP0213575B1 (en) * | 1985-08-23 | 1992-10-21 | Nec Corporation | Method of manufacturing a semiconductor device employing a film carrier tape |
| US4754370A (en) * | 1986-08-26 | 1988-06-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | Electrical component with added connecting conducting paths |
| US4753820A (en) * | 1986-10-20 | 1988-06-28 | United Technologies Corporation | Variable pitch IC bond pad arrangement |
-
1986
- 1986-12-06 JP JP61290797A patent/JPS63142894A/ja active Pending
-
1987
- 1987-12-05 KR KR870013870A patent/KR880008715A/ko not_active Application Discontinuation
-
1989
- 1989-01-23 US US07/300,233 patent/US5067042A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006330711A (ja) * | 2005-04-28 | 2006-12-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及び液晶表示装置 |
| US8259463B2 (en) | 2005-04-28 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US9411203B2 (en) | 2005-04-28 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US10162235B2 (en) | 2005-04-28 | 2018-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US10877329B2 (en) | 2005-04-28 | 2020-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US11520193B2 (en) | 2005-04-28 | 2022-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US11726373B2 (en) | 2005-04-28 | 2023-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| JP2015159253A (ja) * | 2014-02-25 | 2015-09-03 | ファナック株式会社 | プリント基板 |
| US9872388B2 (en) | 2014-02-25 | 2018-01-16 | Fanuc Corporation | Printed wiring board |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880008715A (ko) | 1988-08-31 |
| US5067042A (en) | 1991-11-19 |
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