JPS63137341A - メモリデ−タ転送装置 - Google Patents
メモリデ−タ転送装置Info
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- JPS63137341A JPS63137341A JP61284693A JP28469386A JPS63137341A JP S63137341 A JPS63137341 A JP S63137341A JP 61284693 A JP61284693 A JP 61284693A JP 28469386 A JP28469386 A JP 28469386A JP S63137341 A JPS63137341 A JP S63137341A
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- 238000006243 chemical reaction Methods 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 12
- 230000004044 response Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はメモリデータ転送装置において、対応する論理
空間が存在しない物理空間でのデータ転送を行ない得な
い従来の問題点を解決するため、 転送元及び転送先の物理空間に一時的に論理空間を割当
て、物理アドレス指定によって実際にはその割当てられ
た論理空間のアドレスをアクセスすることにより、 物理アドレス指定によるメモリアクセスを可能とし、対
応する論理空間が存在しない物理空間でのデータ転送を
可能にしたものである。
空間が存在しない物理空間でのデータ転送を行ない得な
い従来の問題点を解決するため、 転送元及び転送先の物理空間に一時的に論理空間を割当
て、物理アドレス指定によって実際にはその割当てられ
た論理空間のアドレスをアクセスすることにより、 物理アドレス指定によるメモリアクセスを可能とし、対
応する論理空間が存在しない物理空間でのデータ転送を
可能にしたものである。
（産業上の利用分野〕
本′発明はメモリデータ転送装置、特に、物理アドレス
指定によるメモリアクセスを可能とし、対応する論理空
間が存在しない物理空間でのデータ転送を可能にしたメ
モリデータ転送装置に関する。
指定によるメモリアクセスを可能とし、対応する論理空
間が存在しない物理空間でのデータ転送を可能にしたメ
モリデータ転送装置に関する。
物理／論理変換テーブル等の仮想アドレス機構を有する
オペレーティングシステムでは、一般に、メモリアクセ
スは論理空間を管理するプログラムの下で行なわれ、矛
盾なく動作できる環境下（対応する論理空間が存在する
物理空間におけるアクセス）でないとアクセスし得ない
という制約がある。例えば、複数の実行単位について並
列処理を行なう場合、上記制約によって処理効率が悪化
するが、このような並列処理を行なう場合でも後述の非
同期Ｉｌｏ等を効率よく実行させるためには物理アドレ
ス指定によるメモリアクセスが必要とされる。
オペレーティングシステムでは、一般に、メモリアクセ
スは論理空間を管理するプログラムの下で行なわれ、矛
盾なく動作できる環境下（対応する論理空間が存在する
物理空間におけるアクセス）でないとアクセスし得ない
という制約がある。例えば、複数の実行単位について並
列処理を行なう場合、上記制約によって処理効率が悪化
するが、このような並列処理を行なう場合でも後述の非
同期Ｉｌｏ等を効率よく実行させるためには物理アドレ
ス指定によるメモリアクセスが必要とされる。
第５図は従来装置によるメモリアクセスの様子を示す図
である。同図中、１は物理空間、２は論理空間、３は物
理／論理変換テーブル（仮想アドレス機構）で、例えば
、論理アドレスｖ０は物理アドレスＲＩｓ論理アドレス
ｖ１は物理アドレスＲ２、論理アドレスｖ２は物理アド
レスＲｏ１論理アドレス■３は物理アドレスＲ５、論理
アドレスＶ４は物理アドレスＲ４に夫々対応している。
である。同図中、１は物理空間、２は論理空間、３は物
理／論理変換テーブル（仮想アドレス機構）で、例えば
、論理アドレスｖ０は物理アドレスＲＩｓ論理アドレス
ｖ１は物理アドレスＲ２、論理アドレスｖ２は物理アド
レスＲｏ１論理アドレス■３は物理アドレスＲ５、論理
アドレスＶ４は物理アドレスＲ４に夫々対応している。
同図において、物理空間１の物理アドレスＲ。
から物理アドレスＲ１ヘタモリデータ転送を行なう場合
、上記のように物理アドレスＲｏは論理アドレスｖ２、
物理アドレスＲ１は論理アドレスＶｏに夫々対応してい
るので論理′アドレスＶ。。
、上記のように物理アドレスＲｏは論理アドレスｖ２、
物理アドレスＲ１は論理アドレスＶｏに夫々対応してい
るので論理′アドレスＶ。。
ｖ２によってメモリアクセスを行ない得る。又、物理ア
ドレスＲ４、Ｒｓに対するメモリデータ転送についても
これと同様に、論理アドレスＶ３゜ｖ４によってメモリ
アクセスを行ない得る。
ドレスＲ４、Ｒｓに対するメモリデータ転送についても
これと同様に、論理アドレスＶ３゜ｖ４によってメモリ
アクセスを行ない得る。
（発明が解決しようとする問題点〕
然るに上記従来装置は、物理空間１と論理空間２との対
応は前記の如きであるため、例えば物理アドレスＲ３か
ら物理アドレスＲ６へのデータ転送を行なう際、物理ア
ドレスＲ３、Ｒ６に対応する論理空間が存在しないため
にメモリアクセスできない。即ち、このものは、対応す
る論理空間が存在しない物理空間でのデータ転送を行な
い得ない問題点があった。
応は前記の如きであるため、例えば物理アドレスＲ３か
ら物理アドレスＲ６へのデータ転送を行なう際、物理ア
ドレスＲ３、Ｒ６に対応する論理空間が存在しないため
にメモリアクセスできない。即ち、このものは、対応す
る論理空間が存在しない物理空間でのデータ転送を行な
い得ない問題点があった。
このため、従来装置では次に示すような並列処理による
非同期Ｉ１０の際に処理効率が低くなる問題点があった
。例えば第４図に示すように実行単位Ａ、Ｂの２つの単
位を用いて互いに非同期に並列処理を行なう場合、物理
アドレスＲｏ 、 Ｒ２に対応する論理アドレスがＶｏ
、Ｖ＋であることは実行単位Ａでしか認識できないた
め、物理アドレスＲｏから物理アドレスＲ２へのデータ
転送は他の実行単位Ｂではできない。つまり、第４図に
実線で示す如く、実行ψ位Ｂでは物理アドレスＲｏ 、
Ｒ２に対応する論理空間がなく、実行単位Ａが論理アド
レスＶｏ 、Ｖ＋によって１−夕転送を行うしかなく、
これにより、２つの実行単位へ。
非同期Ｉ１０の際に処理効率が低くなる問題点があった
。例えば第４図に示すように実行単位Ａ、Ｂの２つの単
位を用いて互いに非同期に並列処理を行なう場合、物理
アドレスＲｏ 、 Ｒ２に対応する論理アドレスがＶｏ
、Ｖ＋であることは実行単位Ａでしか認識できないた
め、物理アドレスＲｏから物理アドレスＲ２へのデータ
転送は他の実行単位Ｂではできない。つまり、第４図に
実線で示す如く、実行ψ位Ｂでは物理アドレスＲｏ 、
Ｒ２に対応する論理空間がなく、実行単位Ａが論理アド
レスＶｏ 、Ｖ＋によって１−夕転送を行うしかなく、
これにより、２つの実行単位へ。
Ｂを有していながらこの期間実際に処理を行なっている
のは１つの実行単位のみであり、処理効率が悪い問題点
があった。
のは１つの実行単位のみであり、処理効率が悪い問題点
があった。
本発明装置は、第１図に示す如く、物理アドレス指定に
よって物理空間１でのデータ転送を要求する手段１０．
１１と、該要求に基いて転送元Ｒ３及び転送先Ｒ６の物
理空間１に一時的に論理空間Ｖ ＋ ’ ＊ Ｖ ｏ
’ を割当てて該割当てられた論理アドレスをアクセス
する手段１０．１２．１３゜１４と、該アクセスによっ
て上記物理空間１でのデータ転送を行なう手段１５とを
設けてなる。
よって物理空間１でのデータ転送を要求する手段１０．
１１と、該要求に基いて転送元Ｒ３及び転送先Ｒ６の物
理空間１に一時的に論理空間Ｖ ＋ ’ ＊ Ｖ ｏ
’ を割当てて該割当てられた論理アドレスをアクセス
する手段１０．１２．１３゜１４と、該アクセスによっ
て上記物理空間１でのデータ転送を行なう手段１５とを
設けてなる。
対応する論理空間が存在しない物理空間でのデータ転送
を行なう場合、転送元及び転送先の物理空間に一時的に
論理空間を割当て、新たに論理空間を作ることなく実際
にはその割当てられた論理アドレスをアクセスすること
により、物理アドレス指定でのメモリデータ転送を行な
う。
を行なう場合、転送元及び転送先の物理空間に一時的に
論理空間を割当て、新たに論理空間を作ることなく実際
にはその割当てられた論理アドレスをアクセスすること
により、物理アドレス指定でのメモリデータ転送を行な
う。
第１図は本発明装置の一実施例のブロック系統図を示す
。同図中、１０は制御回路で、第２図に示すフローチャ
ートに従って動作を行なう構成とされている。１１は物
理アドレス間転送要求手段で、第３図に示す物理空間１
のある物理アドレスから別の物理アドレスにデータ転送
の要求を行なう手段である。１２は物理／論理変換テー
ブル作成手段で、転送要求手段１２からの要求に応じて
物理アドレスに対応して一時的に論理空間２に論理アド
レスを割当てる手段である。
。同図中、１０は制御回路で、第２図に示すフローチャ
ートに従って動作を行なう構成とされている。１１は物
理アドレス間転送要求手段で、第３図に示す物理空間１
のある物理アドレスから別の物理アドレスにデータ転送
の要求を行なう手段である。１２は物理／論理変換テー
ブル作成手段で、転送要求手段１２からの要求に応じて
物理アドレスに対応して一時的に論理空間２に論理アド
レスを割当てる手段である。
１３は論理アドレス間転送要求手段で、変換テーブル作
成手段１２において割当てられた論理アドレスから他の
論理アドレスにデータ転送の要求を行なう手段である。
成手段１２において割当てられた論理アドレスから他の
論理アドレスにデータ転送の要求を行なう手段である。
１４は論理／物理変換手段で、転送要求手段１３からの
要求に応じて論理アドレスを物理アドレスに変換する手
段である。
要求に応じて論理アドレスを物理アドレスに変換する手
段である。
１５はデータ転送手段で、変換手段１４において変換さ
れた物理アドレスに基いてデータ転送を行なう手段であ
る。なお、第１図中、一点鎖線で包囲した手段は従来装
置にもあるが、その場合、転送要求手段１３は本発明の
ように変換テーブル作成手段１２にて作成された論理ア
ドレスにデータ転送要求を行なうのではなく、制御回路
１０から直接命令を受けて転送要求を行なうものである
。
れた物理アドレスに基いてデータ転送を行なう手段であ
る。なお、第１図中、一点鎖線で包囲した手段は従来装
置にもあるが、その場合、転送要求手段１３は本発明の
ように変換テーブル作成手段１２にて作成された論理ア
ドレスにデータ転送要求を行なうのではなく、制御回路
１０から直接命令を受けて転送要求を行なうものである
。
本発明は、一点鎖線にて包囲する手段に、物理アドレス
間転送要求手段１１及び物理／論理変換テーブル作成手
段１２を新たに設けたものである。
間転送要求手段１１及び物理／論理変換テーブル作成手
段１２を新たに設けたものである。
先ず、第３図において、物理アドレスＲｏから物理アド
レスＲ１ヘスモリデータ転送を行なう場合、従来装置と
同様に、転送要求手段１３により論理アドレス■２から
論理アドレスＶｏヘデータ転送を行なう要求が行なわれ
（第２図ステップ２２）、変換手段１４によりこれに基
いて論理アドレスｖ２が物理アドレスＲ０に、論理アド
レスＶｏが物理アドレスＲ１に変換され（ステップ２３
）、転送手段１５により物理アドレスＲｏから一物理ア
ドレスＲ１ヘデータ転送が行なわれる（ステップ２４）
。
レスＲ１ヘスモリデータ転送を行なう場合、従来装置と
同様に、転送要求手段１３により論理アドレス■２から
論理アドレスＶｏヘデータ転送を行なう要求が行なわれ
（第２図ステップ２２）、変換手段１４によりこれに基
いて論理アドレスｖ２が物理アドレスＲ０に、論理アド
レスＶｏが物理アドレスＲ１に変換され（ステップ２３
）、転送手段１５により物理アドレスＲｏから一物理ア
ドレスＲ１ヘデータ転送が行なわれる（ステップ２４）
。
次に、第３図において、対応する論理空間が存在しない
物理アドレスＲ３から物理アドレスＲ６ヘデータ転送を
行なう場合について説明する。転送要求手段１１により
物理アドレスＲ３から物理アドレスＲ６ヘデータ転送を
行なう要求が行なわれ（第２図ステップ２０）、変換テ
ーブル作成手段１２により物理アドレスＲ３が論理アド
レスＶ＋’ に、物理アドレスＲ６が論理アドレスＶｏ
’に夫々テーブル変換され（ステップ２１）、転送要求
手段１３により論理アドレスＶ＋’から論理アドレスＶ
ｏ’へデータ転送要求を行なう（ステップ２２）。
物理アドレスＲ３から物理アドレスＲ６ヘデータ転送を
行なう場合について説明する。転送要求手段１１により
物理アドレスＲ３から物理アドレスＲ６ヘデータ転送を
行なう要求が行なわれ（第２図ステップ２０）、変換テ
ーブル作成手段１２により物理アドレスＲ３が論理アド
レスＶ＋’ に、物理アドレスＲ６が論理アドレスＶｏ
’に夫々テーブル変換され（ステップ２１）、転送要求
手段１３により論理アドレスＶ＋’から論理アドレスＶ
ｏ’へデータ転送要求を行なう（ステップ２２）。
このように本発明装置では、対応する論理空間が存在し
ない場合、論理空間２の論理アドレスＶｏ 、Ｖ＋を第
３図中破線で示すように一時的に夫々論理アドレスＶｏ
’ ＊ Ｖ＋ ’ に切換え割当てて変換テーブルを
作り直し、この作り直された論理アドレスＶ＋’から論
理アドレスｖｏ′へデータ転送要求を行なう。
ない場合、論理空間２の論理アドレスＶｏ 、Ｖ＋を第
３図中破線で示すように一時的に夫々論理アドレスＶｏ
’ ＊ Ｖ＋ ’ に切換え割当てて変換テーブルを
作り直し、この作り直された論理アドレスＶ＋’から論
理アドレスｖｏ′へデータ転送要求を行なう。
続いて、変換手段１４により論理アドレスＶ＋’ が物
理アドレスＲ３に、論理アドレスＶｏ′が物理アドレス
Ｒ６に夫々変換され（ステップ２３）、転送手段１５に
より物理アドレスＲ３から物理アドレスＲ３にデータ転
送が行なわれる（ステップ２４）。これにより、対応す
る論理空間が存在しない物理空間１でのデータ転送を、
新たな論理空間（例えば論理アドレスＶｓ 、 Ｖｓ
）を用いることなく物理アドレス指定によって行ない得
る。
理アドレスＲ３に、論理アドレスＶｏ′が物理アドレス
Ｒ６に夫々変換され（ステップ２３）、転送手段１５に
より物理アドレスＲ３から物理アドレスＲ３にデータ転
送が行なわれる（ステップ２４）。これにより、対応す
る論理空間が存在しない物理空間１でのデータ転送を、
新たな論理空間（例えば論理アドレスＶｓ 、 Ｖｓ
）を用いることなく物理アドレス指定によって行ない得
る。
ここで、本発明装置を用いて並列処理による非同期Ｉ１
０のメモリアクセスを行なう場合について説明する。第
４図に示す如く、実行単位Ａ、 Ｂの２種を非同期で並
列処理する場合、先ず、実行単位へにより例えば物理ア
ドレスＲＯから物理アドレスＲ２ヘデータ転送する旨が
実行単位Ｂに通知され、実行単位Ｂにより物理アドレス
Ｒｏから物理アドレスＲ２ヘデータ転送要求が行なわれ
る。
０のメモリアクセスを行なう場合について説明する。第
４図に示す如く、実行単位Ａ、 Ｂの２種を非同期で並
列処理する場合、先ず、実行単位へにより例えば物理ア
ドレスＲＯから物理アドレスＲ２ヘデータ転送する旨が
実行単位Ｂに通知され、実行単位Ｂにより物理アドレス
Ｒｏから物理アドレスＲ２ヘデータ転送要求が行なわれ
る。
これにより、第４図に破線で示すように対応する論理ア
ドレスが存在しない実行中位８では物理アドレスＲ０に
論理アドレスＶ０、物理アドレスＲ２に論理アドレスＶ
１が夫々一時的に割当てられ、実行単位Ａ、Ｂに共通に
設けられている物理空間１′の間接転送用バッファ（物
理アドレスＲｏ）から読込み域（物理アドレスＲ２）に
データ転送（間接転送）が行なわれる。従って、実行単
位Ｂにより新たな物理空間を設けることなく実行単位Ａ
とは独立に物理アドレスＲｏから物理アドレスＲ２への
データ転送を物理アドレス指定で行ない得る。これによ
り、データ転送が実行単位Ｂに振分けられて実行されて
いる期間、実行単位Ａはこれと並行して別の処理を行な
い得、このような処理を行ない得ない従来装置に比して
処理効率を高め得る。
ドレスが存在しない実行中位８では物理アドレスＲ０に
論理アドレスＶ０、物理アドレスＲ２に論理アドレスＶ
１が夫々一時的に割当てられ、実行単位Ａ、Ｂに共通に
設けられている物理空間１′の間接転送用バッファ（物
理アドレスＲｏ）から読込み域（物理アドレスＲ２）に
データ転送（間接転送）が行なわれる。従って、実行単
位Ｂにより新たな物理空間を設けることなく実行単位Ａ
とは独立に物理アドレスＲｏから物理アドレスＲ２への
データ転送を物理アドレス指定で行ない得る。これによ
り、データ転送が実行単位Ｂに振分けられて実行されて
いる期間、実行単位Ａはこれと並行して別の処理を行な
い得、このような処理を行ない得ない従来装置に比して
処理効率を高め得る。
本発明装置によれば、要求に基いて転送元及び転送先の
物理空間に一時的に論理空間を割当てて実際にその割当
てられた論理アドレスをアクセスするようにしたため、
物理アドレス指定によるメモリアクセスが可能となり、
対応する論理空間が存在しない物理空間でのデータ転送
を行ない得、例えば、複数の実行単位を互いに非同期で
並列処理する場合、処理効率を高め得る等の特長を有す
る。
物理空間に一時的に論理空間を割当てて実際にその割当
てられた論理アドレスをアクセスするようにしたため、
物理アドレス指定によるメモリアクセスが可能となり、
対応する論理空間が存在しない物理空間でのデータ転送
を行ない得、例えば、複数の実行単位を互いに非同期で
並列処理する場合、処理効率を高め得る等の特長を有す
る。
第１図は本発明装置の一実施例のブロック図、第２図は
第１図に示すブロック図の動作説明用ラローチ？−１−
１ 第３図は本発明装置によるメモリアクセスの様子を示す
図、 第４図は並列処理による非同期Ｉ１０のメモリアクセス
を示す図、 第５図は従来！！ＡＣによるメモリアクセスの様子を示
す図である。 図において、 １．１′は物理空間、 ２は論理空間、 ３は仮想アドレスｔｊｌ構（物理／論理変換テーブル）
、 １０は制御回路、 １１は物理アドレス間転送要求手段、 １２は物理／論理変換デープル作成手段、１３は論理ア
ドレス間転送要求手段、 １４は論理／物理変換手段、 １５はデータ転送手段である。 ｕ 本発明装置のブロック図 第１図 動作説明用フローチャート 第２図 本発明装置によるメモリアクセスの様子を示す図第３図 メモリアクセスを示す図 第４図
第１図に示すブロック図の動作説明用ラローチ？−１−
１ 第３図は本発明装置によるメモリアクセスの様子を示す
図、 第４図は並列処理による非同期Ｉ１０のメモリアクセス
を示す図、 第５図は従来！！ＡＣによるメモリアクセスの様子を示
す図である。 図において、 １．１′は物理空間、 ２は論理空間、 ３は仮想アドレスｔｊｌ構（物理／論理変換テーブル）
、 １０は制御回路、 １１は物理アドレス間転送要求手段、 １２は物理／論理変換デープル作成手段、１３は論理ア
ドレス間転送要求手段、 １４は論理／物理変換手段、 １５はデータ転送手段である。 ｕ 本発明装置のブロック図 第１図 動作説明用フローチャート 第２図 本発明装置によるメモリアクセスの様子を示す図第３図 メモリアクセスを示す図 第４図
Claims (1)
- 【特許請求の範囲】 物理空間（１）と論理空間（２）との間で夫々アドレス
変換を行なう仮想アドレス機構（３）を有するアーキテ
クチャ上で動作するメモリデータ転送装置において、 物理アドレス指定によつて上記物理空間（１）でのデー
タ転送を要求する手段（１０、１１）と、該要求に基い
て転送元（Ｒ＿３）及び転送先（Ｒ＿６）の物理空間（
１）に一時的に論理空間（Ｖ＿１′、Ｖ＿０′）を割当
てて該割当てられた論理アドレスをアクセスする手段（
１０、１２、１３、１４）と、 該アクセスによつて上記物理空間（１）でのデータ転送
を行なう手段（１５）とを設けてなることを特徴とする
メモリデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284693A JPS63137341A (ja) | 1986-11-28 | 1986-11-28 | メモリデ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284693A JPS63137341A (ja) | 1986-11-28 | 1986-11-28 | メモリデ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63137341A true JPS63137341A (ja) | 1988-06-09 |
Family
ID=17681753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284693A Pending JPS63137341A (ja) | 1986-11-28 | 1986-11-28 | メモリデ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63137341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006011533A (ja) * | 2004-06-22 | 2006-01-12 | Toshiba Corp | メモリカード、半導体装置、及び半導体メモリの制御方法 |
-
1986
- 1986-11-28 JP JP61284693A patent/JPS63137341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006011533A (ja) * | 2004-06-22 | 2006-01-12 | Toshiba Corp | メモリカード、半導体装置、及び半導体メモリの制御方法 |
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