JPS63132528A - 計数装置 - Google Patents
計数装置Info
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- JPS63132528A JPS63132528A JP27942786A JP27942786A JPS63132528A JP S63132528 A JPS63132528 A JP S63132528A JP 27942786 A JP27942786 A JP 27942786A JP 27942786 A JP27942786 A JP 27942786A JP S63132528 A JPS63132528 A JP S63132528A
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- Japan
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- counting
- circuit
- counter
- cki
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- 238000010586 diagram Methods 0.000 description 12
- 239000002131 composite material Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
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- 101100244177 Caenorhabditis elegans plin-1 gene Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、パルス・エンコーダより出力される2相のパ
ルスに基づき、その位相関係に応じてアップ・カウント
又はダウン・カウントを実行する計数装置であって、ア
ップ/ダウン・カウンタと、上記2相のパルスに基づき
、計数用パルス及びアップ/ダウン制御信号を形成して
出力するカウンタ制御回路とを有する計数装置に関する
ものである。
ルスに基づき、その位相関係に応じてアップ・カウント
又はダウン・カウントを実行する計数装置であって、ア
ップ/ダウン・カウンタと、上記2相のパルスに基づき
、計数用パルス及びアップ/ダウン制御信号を形成して
出力するカウンタ制御回路とを有する計数装置に関する
ものである。
第2図にその構成を示す。
図に於いて、201はパルス拳エンコーダ、202は計
数装置、203及び204は、それぞれカウンタ制御回
路及びアップ/ダウン・カウンタである。
数装置、203及び204は、それぞれカウンタ制御回
路及びアップ/ダウン・カウンタである。
パルス・エンコーダ201は物体の動き(直線的移動、
或いは回転等)を電気的信号に置き換えるものであり、
移動、回転方向に対応した位相関係を有する2相のパル
スCKA及びCKBを出力する。その−例(90° の
位相差をもつ場合)を第3図に示す。
或いは回転等)を電気的信号に置き換えるものであり、
移動、回転方向に対応した位相関係を有する2相のパル
スCKA及びCKBを出力する。その−例(90° の
位相差をもつ場合)を第3図に示す。
また、カウンタ制御回路203は上記出力パルスCKA
及びCKBに基づき、計数用パルスP及びアップ/ダウ
ン制御信号U/I5を形成して、アップ/ダウンeカウ
ンタ204に出力する。その−例を同じく第3図に示す
。
及びCKBに基づき、計数用パルスP及びアップ/ダウ
ン制御信号U/I5を形成して、アップ/ダウンeカウ
ンタ204に出力する。その−例を同じく第3図に示す
。
〈従来の技術〉
第4図は従来の計数装置を構成するカウンタ制御回路の
回路構成図である。
回路構成図である。
図に於いて、101,102,105,106゜109
及び110はインバータ、103及び104は遅延回路
、107及び108は排他的オア回路、111.112
,113.114及び115はナンド回路である。また
、CR2及びCR4はパルス・エンコーダよりの出力パ
ルス、CR2及びCR4はその反転信号、(CR2)木
及び(CR4)木はその遅延信号、PIO及びpHはそ
れぞれ排他的オア回路107及び108の出力信号、P
l2及びPl3はそれぞれナンド回路111及び112
の出力信号、Pl4は計数用パルス、(U4 )5 は
アップ/ダウン制御信号である。
及び110はインバータ、103及び104は遅延回路
、107及び108は排他的オア回路、111.112
,113.114及び115はナンド回路である。また
、CR2及びCR4はパルス・エンコーダよりの出力パ
ルス、CR2及びCR4はその反転信号、(CR2)木
及び(CR4)木はその遅延信号、PIO及びpHはそ
れぞれ排他的オア回路107及び108の出力信号、P
l2及びPl3はそれぞれナンド回路111及び112
の出力信号、Pl4は計数用パルス、(U4 )5 は
アップ/ダウン制御信号である。
第5図に上記各信号の波形を示す。
〈発明が解決しようとする問題点〉
第4図に示すように従来の計数装置に於けるカウンタ制
御回路は極めて複雑な構成となっている。
御回路は極めて複雑な構成となっている。
本発明は該カウンタ制御回路の構成の簡単化を目的とし
ているものである。
ているものである。
く問題点を解決するための手段〉
パルス・エンコーダの出力パルス(又はその遅延信号)
と、当該出力パルス(又はその遅延信号)の遅延信号と
を入力とし、計数用パルスを出力する排他的オア回路と
、一方の出力パルスと、他方の出力パルスの遅延信号と
を入力とし、アップ/ダウン制御信号を出力する排他的
ノア又は排他的オア回路とによってカウンタ制御回路を
構成する。
と、当該出力パルス(又はその遅延信号)の遅延信号と
を入力とし、計数用パルスを出力する排他的オア回路と
、一方の出力パルスと、他方の出力パルスの遅延信号と
を入力とし、アップ/ダウン制御信号を出力する排他的
ノア又は排他的オア回路とによってカウンタ制御回路を
構成する。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する。
第1図は本発明の第1の実施例に於けるカウンタ制御回
路の回路構成図である。
路の回路構成図である。
図に於いて、1は遅延回路、2は排他的オア回路、3は
排他的ノア回路である。また、CKI及びCR2はパル
ス・エンコーダよりの2相の入力パルス、(CKI)木
はCKIの遅延信号、Plは計数用パルス、(U/−’
) はアップ/ダウンl 制御信号である。
排他的ノア回路である。また、CKI及びCR2はパル
ス・エンコーダよりの2相の入力パルス、(CKI)木
はCKIの遅延信号、Plは計数用パルス、(U/−’
) はアップ/ダウンl 制御信号である。
第6図に上記各信号の波形を示す。
上記計数用パルスP1及びアップ/ダウン制御信号(U
/−) はそれぞれアップ/ダウン・力ウンタのクロ
ック端子及び制御端子に入力され、該アップ/ダウン・
カウンタに於いて、アップ・カウント又はダウン・カウ
ントが実行される。なお、アップ/ダウン・カウンタと
しては、例えばTI社のアップ/ダウン・カウンタ74
L S 190或いは74L5191等を用いること
ができる。
/−) はそれぞれアップ/ダウン・力ウンタのクロ
ック端子及び制御端子に入力され、該アップ/ダウン・
カウンタに於いて、アップ・カウント又はダウン・カウ
ントが実行される。なお、アップ/ダウン・カウンタと
しては、例えばTI社のアップ/ダウン・カウンタ74
L S 190或いは74L5191等を用いること
ができる。
実施例に於いては入力パルスCK1の変化時点に於いて
計数用パルスP1を発生させている。
計数用パルスP1を発生させている。
第7図は第2の実施例に於けるカウンタ制御回路の回路
構成図である。
構成図である。
アップ/ダウン・カウンタのクロック端子入力に対する
アップ/ダウン制御信号のホールドタイムを確保するよ
うにしたものである。
アップ/ダウン制御信号のホールドタイムを確保するよ
うにしたものである。
図に於いて、1及び4は遅延回路、2は排他的オア回路
、3は排他的ノア回路である。また、CKI及びCR2
はパルス・エンコーダよりの2相の入力パルス、(CK
I)木はCKIの遅延信号、(CKI) は(CKI
)*の遅延信号、P林 1は計数用パルス、(U/B)2はアップ/ダウン制御
信号である。
、3は排他的ノア回路である。また、CKI及びCR2
はパルス・エンコーダよりの2相の入力パルス、(CK
I)木はCKIの遅延信号、(CKI) は(CKI
)*の遅延信号、P林 1は計数用パルス、(U/B)2はアップ/ダウン制御
信号である。
第8図に上記各信号の波形を示す。
アップ/ダウン制御信号(”/i5 ’)2 の立下
り又は立上りが計数用パルスP1の立下りより遅延回路
4の遅延時間分だけ常に遅れることにより、カウンタの
クロック端子入力に対するアップ/ダウン制御信号のホ
ールドタイムが確保される。
り又は立上りが計数用パルスP1の立下りより遅延回路
4の遅延時間分だけ常に遅れることにより、カウンタの
クロック端子入力に対するアップ/ダウン制御信号のホ
ールドタイムが確保される。
第9図は第3の実施例に於けるカウンタ制御回路の回路
構成図である。
構成図である。
入力パルスCKIの変化時点及び入力パルスCN3の変
化時点の双方に於いて計数用パルスを発生させるように
したものである。
化時点の双方に於いて計数用パルスを発生させるように
したものである。
図に於いて、l及び5は遅延回路、2及び6は排他的オ
ア回路、3は排他的ノア回路、7はオア回路である。ま
た、CKI及びCN3はパルス・エンコーダよりの2相
の入カバパルス、(CK 1 )*及び(CN3)*は
それぞれCKI及びCN3の遅延信号、PlはCKIの
変化時点に於いて発生される計数用パルス、P2はCN
3の変化時点に於いて発生される計数用パルスである。
ア回路、3は排他的ノア回路、7はオア回路である。ま
た、CKI及びCN3はパルス・エンコーダよりの2相
の入カバパルス、(CK 1 )*及び(CN3)*は
それぞれCKI及びCN3の遅延信号、PlはCKIの
変化時点に於いて発生される計数用パルス、P2はCN
3の変化時点に於いて発生される計数用パルスである。
P3は上記P1とP2の合成パルス信号であり、該信号
がカウンタに入力される計数用パルスとなる。さらに、
(U/E)1 はアップ/ダウン制御信号である。
がカウンタに入力される計数用パルスとなる。さらに、
(U/E)1 はアップ/ダウン制御信号である。
第10図に上記各信号の波形を示す。
第11図は第4の実施例に於けるカウンタ制御回路の回
路構成図である。
路構成図である。
アップ/ダウン・カウンタのクロック端子入力に対する
アップ/ダウン制御信号のセットアツプタイム及びホー
ルドタイムを確保するようにしたものである。
アップ/ダウン制御信号のセットアツプタイム及びホー
ルドタイムを確保するようにしたものである。
図に於いて、1,4.8及び9は遅延回路、2及び10
は排他的オア回路、3は排他的ノア回路、7はオア回路
である。また、CKI及びCN3は/<)V7.、・エ
ンコーダよりの2相の入カパパルス、(CKI)本及び
(CN3 )*はそれぞれCKI及びCN3の遅延信号
(CKI )林及び(CN3)林はそれぞれ(CKI
’)*及び(CN3)木の遅延信号、PlはCKIの変
化時点に於いて発生される計数用バルヌ、P4はCN3
の変化時点に於いて(但し、遅延回路8の遅延時間の後
に)発生される計数用パルスである。P5は上記P1と
P4の合成パルス信号であり、該信号がカウンタに入力
される計数用パルスとなる。さらに、(U/’5)2は
アップ/ダウン制御信号である。
は排他的オア回路、3は排他的ノア回路、7はオア回路
である。また、CKI及びCN3は/<)V7.、・エ
ンコーダよりの2相の入カパパルス、(CKI)本及び
(CN3 )*はそれぞれCKI及びCN3の遅延信号
(CKI )林及び(CN3)林はそれぞれ(CKI
’)*及び(CN3)木の遅延信号、PlはCKIの変
化時点に於いて発生される計数用バルヌ、P4はCN3
の変化時点に於いて(但し、遅延回路8の遅延時間の後
に)発生される計数用パルスである。P5は上記P1と
P4の合成パルス信号であり、該信号がカウンタに入力
される計数用パルスとなる。さらに、(U/’5)2は
アップ/ダウン制御信号である。
第12図に上記各信号の波形を示す。
アップ/ダウン制御信号(、U/b )2がPlに起因
する計数用パルスP5の立下りより遅延回路4の遅延時
間分だけ常に遅れることにより、カウンタのクロック端
子入力に対するアップ/ダウン制御信号のホールドタイ
ムが確保される。また、P4に起因する計数用パルスP
5の立上りがアップ/ダウン制御信号(U/15)2
より遅延回路8の遅延時間分だけ常に遅れることにより
、カウンタのクロック端子入力に対するアップ/ダウン
制御信号のセットアツプタイムが確保される。
する計数用パルスP5の立下りより遅延回路4の遅延時
間分だけ常に遅れることにより、カウンタのクロック端
子入力に対するアップ/ダウン制御信号のホールドタイ
ムが確保される。また、P4に起因する計数用パルスP
5の立上りがアップ/ダウン制御信号(U/15)2
より遅延回路8の遅延時間分だけ常に遅れることにより
、カウンタのクロック端子入力に対するアップ/ダウン
制御信号のセットアツプタイムが確保される。
第13図は第5の実施例に於けるカウンタ制御回路の回
路構成図である。
路構成図である。
図に於いて、11及び13は遅延回路、12及び14は
排他的オア回路である。また、CKI及びCN3はパル
ス・エンコーダよりの2相の入力パルス、(CKI)”
及び(CN3)本はそれぞれCKI及びCN3の遅延信
号、Plは計数用パルス、(U/l5)8 はアップ/
ダウン制御信号である。
排他的オア回路である。また、CKI及びCN3はパル
ス・エンコーダよりの2相の入力パルス、(CKI)”
及び(CN3)本はそれぞれCKI及びCN3の遅延信
号、Plは計数用パルス、(U/l5)8 はアップ/
ダウン制御信号である。
第14図に上記各信号の波形を示す。
第15図は第6の実施例に於けるカウンタ制御回路の回
路構成図である。
路構成図である。
アップ/ダウン・カウンタのクロック端子入力に対する
アップ/ダウン制御信号のセットアツプタイムを確保す
るようにしたものである。
アップ/ダウン制御信号のセットアツプタイムを確保す
るようにしたものである。
図に於いて、13.15及び16は遅延回路、14及び
17は排他的オア回路である。また、CKI及びCN3
はパルス・エンコーダよりの2相の入力パルス、(CK
I)*及び(CN3)とはそれぞれCKI及びCN3の
遅延信号、(CKI)**は(CKI)*の遅延信号、
P6は計数用パルス、(U/T5 )3はアップ/ダウ
ン制御信号である。
17は排他的オア回路である。また、CKI及びCN3
はパルス・エンコーダよりの2相の入力パルス、(CK
I)*及び(CN3)とはそれぞれCKI及びCN3の
遅延信号、(CKI)**は(CKI)*の遅延信号、
P6は計数用パルス、(U/T5 )3はアップ/ダウ
ン制御信号である。
第16図に上記各信号の波形を示す。
計数用パルスP6の立上りが、遅延回路15の遅延時間
分だけアップ/ダウン制御信号(U4)3より常に遅れ
ることにより、カウンタのクロック端子入力に対するア
ップ/ダウン制御信号のセットアツプタイムが確保され
る。
分だけアップ/ダウン制御信号(U4)3より常に遅れ
ることにより、カウンタのクロック端子入力に対するア
ップ/ダウン制御信号のセットアツプタイムが確保され
る。
第17図は第7の実施例に於けるカウンタ制御回路の回
路構成図である。
路構成図である。
入力パルヌCKIの変化時点及び入カパパルスCK2の
変化時点の双方に於いて計数用パルスを発生させるよう
にしたものである。
変化時点の双方に於いて計数用パルスを発生させるよう
にしたものである。
図に於いて、11及び13は遅延回路、12゜14及び
18は排他的オア回路、19はオア回路である。また、
CKI及びCK2はパルス・エンコーダよりの2相の入
カパパルス、(CK1)*及び(CK2)本はそれぞれ
CKI及びCK2の遅延信号、PlはCKIの変化時点
に於いて発生される計数用パルス、P2はCK2の変化
時点に於いて発生される計数用パルスである。P3は上
記P1とP2の合成パルス信号であり、該信号がカウン
タに入力される計数用パルスとなる。さらに、(U/B
)3はアップ/ダウン制御信号である。
18は排他的オア回路、19はオア回路である。また、
CKI及びCK2はパルス・エンコーダよりの2相の入
カパパルス、(CK1)*及び(CK2)本はそれぞれ
CKI及びCK2の遅延信号、PlはCKIの変化時点
に於いて発生される計数用パルス、P2はCK2の変化
時点に於いて発生される計数用パルスである。P3は上
記P1とP2の合成パルス信号であり、該信号がカウン
タに入力される計数用パルスとなる。さらに、(U/B
)3はアップ/ダウン制御信号である。
第18図に上記各信号の波形を示す。
第19図は第8の実施例に於けるカウンタ制御回路の回
路構成図である。
路構成図である。
アップ/ダウン・カウンタのクロック端子入力に対する
アップ/ダウン制御信号のセットアツプタイム及びホー
ルドタイムを確保するようにしたものである。
アップ/ダウン制御信号のセットアツプタイム及びホー
ルドタイムを確保するようにしたものである。
図に於いて、13,15.16及び20は遅延回路、1
7.18及び21は排他的オア回路、22はオア回路で
ある。また、CKI及びCK2はバ/L/ス・エンコー
ダよりの2相の入力パルス、 (CK1)ネ及び(CK
2 ”)”はそれぞれCKI及びCK2(7)遅延信号
、(CKI)林及び(CK2)”はそれぞれ(CKI)
’及び(CK2)’の遅延信号、P6はCKIの変化時
点に於いて(但し、遅延回路15の遅延時間の後に)発
生される計数用パルス、P2はCK2の変化時点に於い
て発生される計数用パルスである。Plは上記P6とP
2の合成パルス信号であり、該信号がカウンタに入力さ
れる計数用パルスとなる。さらに、(U//r5)4は
アップ/ダウン制御信号である。
7.18及び21は排他的オア回路、22はオア回路で
ある。また、CKI及びCK2はバ/L/ス・エンコー
ダよりの2相の入力パルス、 (CK1)ネ及び(CK
2 ”)”はそれぞれCKI及びCK2(7)遅延信号
、(CKI)林及び(CK2)”はそれぞれ(CKI)
’及び(CK2)’の遅延信号、P6はCKIの変化時
点に於いて(但し、遅延回路15の遅延時間の後に)発
生される計数用パルス、P2はCK2の変化時点に於い
て発生される計数用パルスである。Plは上記P6とP
2の合成パルス信号であり、該信号がカウンタに入力さ
れる計数用パルスとなる。さらに、(U//r5)4は
アップ/ダウン制御信号である。
第20図に上記各信号の波形を示す。
アップ/ダウン制御信号(U/、)4がP2に起因する
計数用パルスP7の立下りより遅延回路20の遅延時間
分だけ常に遅れることにより、カウンタのクロック端子
入力に対するアップ/ダウン制御信号のホールドタイム
が確保される。また、P6に起因する計数用パルスP7
の立上りがアップ/ダウン制御信号(U/r))4 よ
り遅延回路15の遅延時間分だけ常に遅れることにより
、カウンタのクロック端子入力に対するアップ/ダウン
制御信号のセットアツプタイムが確保される。
計数用パルスP7の立下りより遅延回路20の遅延時間
分だけ常に遅れることにより、カウンタのクロック端子
入力に対するアップ/ダウン制御信号のホールドタイム
が確保される。また、P6に起因する計数用パルスP7
の立上りがアップ/ダウン制御信号(U/r))4 よ
り遅延回路15の遅延時間分だけ常に遅れることにより
、カウンタのクロック端子入力に対するアップ/ダウン
制御信号のセットアツプタイムが確保される。
上記各カウンタ制御回路に於いて用いられている遅延回
路の構成例を第21図及び第22図に示す。
路の構成例を第21図及び第22図に示す。
第21図に示すものは複数個(偶数個)のインバータ3
1.・・・を縦続接続して構成している。また、第22
図に示すものは、インバータ41と42との間に抵抗R
とコンデンサCとから成る積分回路43を設けた構成で
ある。
1.・・・を縦続接続して構成している。また、第22
図に示すものは、インバータ41と42との間に抵抗R
とコンデンサCとから成る積分回路43を設けた構成で
ある。
〈発明の効果〉
以上詳細に説明したように本発明によれば、カウンタ制
御回路の構成が簡単化され、従って計数装置の構成の簡
単化をはかることができるものである。
御回路の構成が簡単化され、従って計数装置の構成の簡
単化をはかることができるものである。
第1図、第4図、第7図、第9図、第11図、第13図
、第15図、第17図、第19図、第21図及び第22
図は回路構成図、第2図はブロック図、第3図、第5図
、第6図、第8図、第10図、第12図、第14図、第
16図、第18図及び第20図は信号波形図である。 符号の説明 1.4,5,8,9.11,13,15,16゜20=
遅延回路、2,6,10..12,14,17゜18.
21:排他的オア回路、3:排他的ノア回路、7,19
,22:オア回路、31,41.42:インバータ、4
3:積分回路、CKI、CK2:パルス・エンコーダよ
りの2相の入力パルス、(CKI ’)本:CK1の遅
延信号、(CK2)オニCK2の遅延信号、(CKI)
林: (CKI)者の遅延信号、(CK 2 )’体:
(CK2)*の遅延信号、Pi、P2.P3.P4.P
5.P6.Pl:計数用パルス、(U/−) 、 (
U/?5 )2゜(U/−) 、(U/b )4
ニアツブ/ダウン制御信号。 代理人 弁理士 杉 山 毅 至(他1名)第1711 第+9 WI
、第15図、第17図、第19図、第21図及び第22
図は回路構成図、第2図はブロック図、第3図、第5図
、第6図、第8図、第10図、第12図、第14図、第
16図、第18図及び第20図は信号波形図である。 符号の説明 1.4,5,8,9.11,13,15,16゜20=
遅延回路、2,6,10..12,14,17゜18.
21:排他的オア回路、3:排他的ノア回路、7,19
,22:オア回路、31,41.42:インバータ、4
3:積分回路、CKI、CK2:パルス・エンコーダよ
りの2相の入力パルス、(CKI ’)本:CK1の遅
延信号、(CK2)オニCK2の遅延信号、(CKI)
林: (CKI)者の遅延信号、(CK 2 )’体:
(CK2)*の遅延信号、Pi、P2.P3.P4.P
5.P6.Pl:計数用パルス、(U/−) 、 (
U/?5 )2゜(U/−) 、(U/b )4
ニアツブ/ダウン制御信号。 代理人 弁理士 杉 山 毅 至(他1名)第1711 第+9 WI
Claims (1)
- 【特許請求の範囲】 1、パルス・エンコーダより出力される2相のパルスに
基づき、その位相関係に応じてアップ・カウント又はダ
ウン・カウントを実行する計数装置であって、 アップ/ダウン・カウンタと、 上記2相のパルスに基づき、計数用パルス及びアップ/
ダウン制御信号を形成して出力するカウンタ制御回路と
を有する計数装置に於いて、上記パルス・エンコーダの
出力パルス又はその遅延信号と、当該パルス・エンコー
ダの出力パルス又はその遅延信号の遅延信号とを入力と
し、上記計数用パルスを出力する排他的オア回路と、 一方の上記出力パルスと、他方の上記出力パルスの遅延
信号とを入力とし、上記アップ/ダウン制御信号を出力
する排他的ノア又は排他的オア回路とを有するカウンタ
制御回路を設けたことを特徴とする計数装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27942786A JPS63132528A (ja) | 1986-11-21 | 1986-11-21 | 計数装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27942786A JPS63132528A (ja) | 1986-11-21 | 1986-11-21 | 計数装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63132528A true JPS63132528A (ja) | 1988-06-04 |
Family
ID=17610924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27942786A Pending JPS63132528A (ja) | 1986-11-21 | 1986-11-21 | 計数装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63132528A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008275549A (ja) * | 2007-05-07 | 2008-11-13 | Mitsubishi Electric Corp | 回転状態検出装置 |
JP2009014642A (ja) * | 2007-07-09 | 2009-01-22 | Mitsubishi Electric Corp | 回転状態検出装置 |
-
1986
- 1986-11-21 JP JP27942786A patent/JPS63132528A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008275549A (ja) * | 2007-05-07 | 2008-11-13 | Mitsubishi Electric Corp | 回転状態検出装置 |
JP2009014642A (ja) * | 2007-07-09 | 2009-01-22 | Mitsubishi Electric Corp | 回転状態検出装置 |
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