JPS63127354A - Bus connection system - Google Patents

Abstract

PURPOSE:To improve system response by selecting data in the unit of bits while each bit of an address bus and a data bus is made correspondent to each other in the descending order of the bit number so as to enable both data to be transferred in the lump. CONSTITUTION:In accessing an input/output controller from a CPU via a bus extender 10 and an interface 14 and the CPU uses a 32-bit address and a 32-bit data, for example, a multiplexer 13 selects alternately the data of 32-bit of an address bus and the data of 32-bit of a data bus in time division to transfer them through a signal line in 32-bit of an interface 14. Then the multiplexer 13 is controlled to select address buses A0-A15 as to signal lines AD0-AD15 of the interface 14 and data buses D15-D0 as to signal lines AD16-AD31. Thus, the data is transferred simultaneously through the address and data buses.

Description

【発明の詳細な説明】 〔概要〕 本発明はアドレスバス並びにデータバスのデータを時分
割にて選択し転送するバス拡張装置に於て、データ転送
時の処理速度に係る問題を解決すべく、バス拡張装置間
インターフェイスにてアドレスバス最上位ビットから下
位ビット側をデータバス最下位ビットから上位ビット側
へ、アドレスバス最下位ビットから上位ビット側をデー
タバス最上位ビットから下位ビット側へのそれぞれビッ
ト単位に対応させることにより、各バスにて下位ビット
のデータのみを転送する場合の転送速度の向上を可能と
したものである。[Detailed Description of the Invention] [Summary] The present invention aims to solve problems related to processing speed during data transfer in a bus expansion device that selects and transfers data on an address bus and a data bus in a time-sharing manner. At the interface between bus expansion devices, from the most significant bit of the address bus to the lower bit side, from the least significant bit of the data bus to the upper bit side, and from the least significant bit of the address bus to the upper bit side, from the most significant bit of the data bus to the lower bit side. By making it correspond in bit units, it is possible to improve the transfer speed when only the lower bit data is transferred on each bus.

〔産業上の利用分野〕[Industrial application field]

本発明はバス拡張装置に係り、特にアドレスパス並びに
データバスのデータを時分割に選択し。The present invention relates to a bus expansion device, and particularly to a bus expansion device that selects data on an address path and a data bus in a time-division manner.

バス拡張装置間インターフェイスに転送する場合のバス
接続方式に関するものである。This relates to a bus connection method for transferring data to an interface between bus expansion devices.

〔従来の技術〕[Conventional technology]

従来のバス拡張装置間インターフェイスにあっては、第
５図従来のバス拡張装置でのバス接続図に示すよう、ア
ドレスバス１１とデータバス１２との各ビット番号に対
応したデータ線を対とするとともに、アドレスバス１１
並びにデータバス１２のデータをマルチプレクサ１３を
用い時分割で交互選択し、バス拡張装置間のインターフ
ェイス１４を介し転送するものであった。In the conventional interface between bus expansion devices, data lines corresponding to each bit number of the address bus 11 and the data bus 12 are paired, as shown in FIG. 5, a bus connection diagram of a conventional bus expansion device. In addition, the address bus 11
In addition, data on the data bus 12 is alternately selected in a time-division manner using a multiplexer 13 and transferred via an interface 14 between bus expansion devices.

〔発明が解決しようとする問題点］ 上記従来技術によれば、バス拡張装置にてアドレスバス
並べにデータバスのデータを時分割で交互に選択し、イ
ンターフェイスに転送する場合には、いかなるビット幅
のデータを転送する場合であってもアドレスバス並びに
データバスのデータを時分割で転送するものであった。[Problems to be Solved by the Invention] According to the above-mentioned prior art, when the bus expansion device alternately selects data on the data bus in a time-division manner in order of address buses and transfers it to the interface, any bit width can be used. Even when transferring data, the data on the address bus and data bus was transferred in a time-division manner.

このためアドレスバス及びデータバスより転送すべきデ
ータのビット幅の和が、インターフェイスのビット幅を
下回る場合でも時分割転送を行うため、データの転送効
率が悪く、処理速度に問題を有するものであった。Therefore, even if the sum of the bit widths of the data to be transferred from the address bus and the data bus is less than the bit width of the interface, time-division transfer is performed, resulting in poor data transfer efficiency and problems with processing speed. Ta.

〔問題点を解決するための手段〕[Means for solving problems]

第１図に本発明のハス接続方式原理ブロック図を示す。 FIG. 1 shows a block diagram of the principle of the helical connection system of the present invention.

第１図に於て、バス拡張装置１０は、アドレスバス１１
並びにデータバス１２のデータをマルチプレクサ１３に
て交互選択しインターフェイス１４を介し他方のバス拡
張装置に転送するものである。In FIG. 1, the bus expansion device 10 has an address bus 11.
Also, data on the data bus 12 is alternately selected by a multiplexer 13 and transferred to the other bus expansion device via an interface 14.

ここで、アドレスバス１１及びデータバス１２は、それ
ぞれの信号線について、アドレスバス１１の上位ビット
とデータバス１２の下位ビットとを。Here, the address bus 11 and the data bus 12 have the upper bits of the address bus 11 and the lower bits of the data bus 12 for each signal line.

またアドレスバス１１の下位ビットとデータバス１２の
上位ビットとをビット単位に対応させるものである。こ
れは例えばアドレスバス１１及びデータバス１２のビッ
ト幅をｎビットとすると、双方のバスの信号線について
ビット番号ごとに第１ビツトと第ｎビット、第２ビツト
と第（ｎ−１）ビット、第３ビツトと第（ｎ−２）　ビ
ット・・・・・−というように対応させるものである。Further, the lower bits of the address bus 11 and the upper bits of the data bus 12 are made to correspond on a bit-by-bit basis. For example, if the bit width of the address bus 11 and the data bus 12 is n bits, then for each bit number of the signal lines of both buses, the first bit and the nth bit, the second bit and the (n-1)th bit, The third bit corresponds to the (n-2)th bit, and so on.

マルチプレクサ１３は、上記の方法にて対応ずけられた
アドレスバス１１並びにデータバス１２のそれぞれの信
号線について各ビット単位に選択しインターフェイス１
４に接続するものである。The multiplexer 13 selects each bit of each signal line of the address bus 11 and data bus 12, which have been assigned in the above-described manner, to the interface 1.
4.

〔作用〕[Effect]

第１図図示バス拡張装置１０に於て、アドレスバス１１
及びデータバス１２の信号線を例えばｎビットで構成さ
れるものとし、アドレスバス１１より転送するデータの
ビット数とデータバス１２より転送するデータのビット
数との和が、ｎビットを超える場合にあっては、アドレ
スバス１２のデータ並びにデータバス１２のデータを時
分割にて交互に選択しインターフェイス１４に転送する
ものである。一方、上記転送するデータのビット数の和
がｎビットを超えない場合にあっては、アドレスバス１
１及びデータバス１２についてそれぞれ転送データに係
るピントを選択し、双方のバスのデータを同時にインタ
ーフェイス１４に転送するものである。In the bus expansion device 10 shown in FIG.
For example, if the signal line of the data bus 12 is composed of n bits, and the sum of the number of bits of data transferred from the address bus 11 and the number of bits of data transferred from the data bus 12 exceeds n bits, In other words, data on the address bus 12 and data on the data bus 12 are alternately selected in a time-division manner and transferred to the interface 14. On the other hand, if the sum of the bit numbers of the data to be transferred does not exceed n bits, the address bus 1
1 and the data bus 12, respectively, and the data on both buses is transferred to the interface 14 at the same time.

このように本発明に於ては、アドレスバス及びデータバ
スのビット番号を各々逆順に対応ずけることにより、転
送データのビット数に応じてアドレス及びデータバスの
転送データを同時転送し。In this way, in the present invention, by assigning the bit numbers of the address bus and the data bus in reverse order, the transfer data of the address and data buses are transferred simultaneously according to the number of bits of the transfer data.

処理速度の向上を可能としたものである。This made it possible to improve processing speed.

〔実施例〕〔Example〕

第２図に本発明の一実施例を、第３図にバス拡張装置に
よるシステム構成図を示す。FIG. 2 shows an embodiment of the present invention, and FIG. 3 shows a system configuration diagram using a bus expansion device.

第２図に於て、第１図と同一符号のものは同一の機能ブ
ロックであり、アドレスバス１１．データバス１２及び
インターフェイス１４は３２ビツトで構成されているも
のとする。バストライバ／レシーバ１５はアドレスバス
１１及びデータバス１２介し転送されるデータの送受信
を制御するものであり、バッファ１６は上記転送データ
を保持するとともにマルチプレクサ１３でのデータの選
択及びバスのタイミングに同期し遂次データを出力する
ものである。バスコントローラ１７はマルチプレクサ１
３でのデータの選択、バッファ１６のデータ入力を制御
するものであり、インターフェイスドライバ／レシーバ
はインタフェース１４を介し転送するデータの人出力を
制御するものである。In FIG. 2, the same reference numerals as in FIG. 1 are the same functional blocks, and the address bus 11. It is assumed that the data bus 12 and the interface 14 are composed of 32 bits. The bus driver/receiver 15 controls the transmission and reception of data transferred via the address bus 11 and data bus 12, and the buffer 16 holds the transferred data and synchronizes with data selection by the multiplexer 13 and bus timing. It outputs data sequentially. Bus controller 17 is multiplexer 1
The interface driver/receiver controls the output of data transferred via the interface 14.

このバス拡張装置１０を第３図に示すシステムに用い、
データ転送を行う場合を以下に示す。This bus expansion device 10 is used in the system shown in FIG.
The case of data transfer is shown below.

第３図に於てバス拡張装置１０−１．１０−２は第２図
図示１０と同一のものである。ここで。In FIG. 3, bus expansion devices 10-1 and 10-2 are the same as 10 shown in FIG. here.

例えばＣＰＵ２０より入出力制御装置２１を、バス拡張
装置１０−１．１０−２及びインターフェイス１４を介
しアクセスする場合、ＣＰＵ２０が３２ビツトのアドレ
ス及び３２ビツトのデータを用いアクセスを行う時は、
第２図図示マルチプレクサ１３にて、アドレスバスの３
２ビツト及びデータバスの３２ビツトのデータについて
１時分割に交互に選択しインターフェイス１４の３２ビ
ツトの信号線を介し転送するものである。また例えば、
ＣＰＵ２０が１６ビソトのアドレス及び１６ビツトのデ
ータを用いアクセスを行う時は、第４図データ選択動作
説明図に示すよう、インターフェイス１４の信号線ＡＤ
Ｏ〜ＡＤ１５についてはアドレスバスＡＯ〜Ａ１５を、
ＡＤ１６〜ＡＤ３１についてはデータバスＤ１５〜ＤＯ
を選択するようマルチプレクサ１３を制御することによ
り、アドレスバス及びデータバスのデータを同時に転送
することが可能となる。For example, when the CPU 20 accesses the input/output control device 21 via the bus expansion device 10-1, 10-2 and the interface 14, when the CPU 20 accesses using a 32-bit address and 32-bit data,
3 of the address bus at the multiplexer 13 shown in FIG.
2-bit data and 32-bit data on the data bus are alternately selected in a time-division manner and transferred via the 32-bit signal line of the interface 14. For example,
When the CPU 20 accesses using a 16-bit address and 16-bit data, the signal line AD of the interface 14 is
For O~AD15, address bus AO~A15,
For AD16 to AD31, data buses D15 to DO
By controlling the multiplexer 13 to select , it becomes possible to transfer data on the address bus and data bus simultaneously.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明した様に本発明に於ては、アドレスバス
並びにデータバスの各ビットをビット番号の逆順に各々
対応させ、ビット単位のデータ選択を行うことにより転
送データのビット数によりアドレスバス及びデータバス
の双方のデータを一括して転送することが可能となり、
システムのレスポンスを向上させる効果を有するもので
ある。As explained in detail above, in the present invention, each bit of the address bus and the data bus is made to correspond to each other in the reverse order of the bit numbers, and data selection is performed in bit units. It is now possible to transfer data on both sides of the data bus all at once.
This has the effect of improving the response of the system.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は１本発明のバス接続方式原理ブロック図。 第２図は１本発明の一実施例。 第３図は、バス拡張装置によるシステム構成図。 第４図は、データ選択動作説明図 第５図は、従来のバス拡張装置でのバス接続図である。 図面に於て。 １０は、バス拡張装置。 １１は、アドレスバス。 １２は、データバス。 １３は、マルチプレクサ。 １４は、インターフェイス。 １５は、バスドライバ／レシーバ。 １６は、バッファ。 １７は、バスコントローラ。 １８は、インターフェイスドライバ／レシーバ。 ２０は、ｃｐｕ。 ２１は、入出力制御装置、をそれぞれ示す。 第２図 テ゛−タ遜７Ｗｔ７カｆ乍説θＢ図 斤疋来のハ゛ス搗張装置７°′の八゛ス援攬屯口第５０ FIG. 1 is a block diagram of the principle of the bus connection method of the present invention. FIG. 2 shows an embodiment of the present invention. FIG. 3 is a system configuration diagram using a bus expansion device. Figure 4 is an explanatory diagram of data selection operation. FIG. 5 is a bus connection diagram in a conventional bus expansion device. In the drawing. 10 is a bus expansion device. 11 is an address bus. 12 is a data bus. 13 is a multiplexer. 14 is an interface. 15 is a bus driver/receiver. 16 is a buffer. 17 is a bus controller. 18 is an interface driver/receiver. 20 is a CPU. 21 indicates an input/output control device, respectively. Figure 2 Data data 7Wt7 power theory θB diagram 50th base tensioning device 7°' 8th base support

Claims (1)

【特許請求の範囲】 複数ビットで構成されるアドレスバス並びにデータバス
を、切替手段により時分割にて交互選択し、該選択され
たバスのデータを転送することにより該バス拡張を行う
バス拡張装置に於て、該アドレスバスの最上位ビットか
ら下位側へのビットを該データバスの最下位ビットから
上位側へのビットに、該アドレスバスの最下位ビットか
ら上位側へのビットを該データバスの最上位ビットから
下位側へのビットに、それぞれビット単位に対応せしめ
るとともに、 上記切替手段はビット単位に独立に切替可能なように構
成し、 上記アドレスバス上の転送すべきビット数と上記データ
バス上の転送すべきビット数の和が、バスのビット幅を
越えない場合にあっては、該アドレスバス上の転送すべ
き下位側ビット並びに該データバス上の転送すべき下位
側ビットを同時に選択するよう上記切替手段を制御し、
アドレスビットとデータビットとを同時に選択すること
を特徴としたバス接続方式。[Claims] A bus expansion device that alternately selects an address bus and a data bus each consisting of a plurality of bits in a time-sharing manner using a switching means, and expands the bus by transferring data on the selected bus. , the bits from the most significant bit of the address bus to the lower side are the bits from the least significant bit to the upper side of the data bus, and the bits from the least significant bit to the upper side of the address bus are the bits from the least significant bit to the upper side of the data bus. The switching means is configured to be able to switch independently in bit units, and the number of bits to be transferred on the address bus and the data If the sum of the number of bits to be transferred on the bus does not exceed the bit width of the bus, the lower bits to be transferred on the address bus and the lower bits to be transferred on the data bus are simultaneously transferred. controlling the above switching means to select;
A bus connection method characterized by selecting address bits and data bits at the same time.