JPH02287744A - Bus master device - Google Patents
Bus master deviceInfo
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- JPH02287744A JPH02287744A JP1110058A JP11005889A JPH02287744A JP H02287744 A JPH02287744 A JP H02287744A JP 1110058 A JP1110058 A JP 1110058A JP 11005889 A JP11005889 A JP 11005889A JP H02287744 A JPH02287744 A JP H02287744A
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- 239000000872 buffer Substances 0.000 abstract description 16
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 102100022443 CXADR-like membrane protein Human genes 0.000 description 2
- 101000901723 Homo sapiens CXADR-like membrane protein Proteins 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、演算制御装置と、これにバスを介して接続さ
れる複数のスレーブ装置からなるバスマスター装置に関
し、更に詳しくは、アドレスとデータとをそれぞれ別の
バスを介して出力するマイクロプロセッサなどのディバ
イスから、アドレスとデータとをマルチプレックスし、
マルチプレックスバスを介してスレーブ装置に伝送する
ようにしたバスマスター装置にお番ツる情報伝送の信頼
性の改善に関する。DETAILED DESCRIPTION OF THE INVENTION <Field of Industrial Application> The present invention relates to a bus master device consisting of an arithmetic control device and a plurality of slave devices connected to the arithmetic control device via a bus. Addresses and data are multiplexed from a device such as a microprocessor that outputs each address and data via separate buses,
The present invention relates to improving the reliability of information transmission to a bus master device via a multiplex bus to slave devices.
〈従来の技術〉
第１０図は、従来のバスマスター装置の一例を示す構成
概念図である。<Prior Art> FIG. 10 is a conceptual diagram showing an example of a conventional bus master device.
図において、１はバスマスター装置、２１．２２はこの
バスマスター装′ｆ１１に対してバスＢＳを介して接続
された複数のバススレーブ装置である。In the figure, 1 is a bus master device, and 21 and 22 are a plurality of bus slave devices connected to this bus master device f11 via a bus BS.
バスＢＳは、データ線とパリデイビット線とからなり、
データを受吐）だ側は、パリティビット線を介して送ら
れたパリティビットをヂエックすることにより、伝送さ
れたデータに誤りがないか否か判定し、情報伝送の信頼
性を確保している。The bus BS consists of a data line and a pari-day bit line,
The receiving/receiving side checks the parity bit sent via the parity bit line to determine whether there are any errors in the transmitted data and ensure the reliability of information transmission. .
第１１図は、従来のバスマスター装置の更に別の例を示
す構成概念図である。この例では、データ線だけで構成
されるバス８３を介して、バスマスター装置１と各スレ
ーブ装置２１〜２ｎが接続されている。この装置におい
ては、スレーブ装置が複数あるので、各スレーブ装置に
パリティ・ビットのヂエックを行わぜることは、コス）
・の■１で得策ではない。それ故にこの装置では、マス
ター装置１があるデータを出力し、そのデータをマスタ
ー装置１がリードバックしてヂエックすることで、信頼
性を向上するようにしている。FIG. 11 is a conceptual diagram showing still another example of the conventional bus master device. In this example, the bus master device 1 and each of the slave devices 21 to 2n are connected via a bus 83 consisting only of data lines. In this device, there are multiple slave devices, so it is cost-effective to have each slave device check the parity bit.
・■1 is not a good idea. Therefore, in this device, reliability is improved by outputting certain data from the master device 1, and having the master device 1 read back and check the data.
〈発明が解決しようとする課題〉
ところで、このようにパリティピットを付加しないで、
信頼性を維持する第１１図の構成のバスマスター装置を
、簡単な構成で実現するには、最近のＡＳＩＣ化の傾向
に合致した方式にする必要がある。即ち、内部で構成で
きる論理の規模は急速に増大しているので、マイクロプ
ロセッサやメモリ、バスドライバーなどを除く他の論理
回路は、できるだけＡＳＩＣ化することで、コストを大
巾に低減することが可能となる。<Problem to be solved by the invention> By the way, without adding parity pits like this,
In order to realize a bus master device having the configuration shown in FIG. 11 that maintains reliability with a simple configuration, it is necessary to adopt a system that conforms to the recent trend toward ASIC. In other words, as the scale of logic that can be configured internally is rapidly increasing, it is possible to significantly reduce costs by converting all logic circuits other than microprocessors, memory, bus drivers, etc. into ASICs as much as possible. It becomes possible.
この場合、ＡＳＴＣの入出力ＰＩＮ数を増やすことは、
パッケージコスｌ〜、実装の点などから望ましくない。In this case, increasing the number of ASTC input/output PINs is
This is undesirable from the standpoint of package cost and implementation.
本発明は、この様な点に鑑みてなされたもので、バスマ
スター装置の数に対して、バススレーブ装置の数が多い
形態のバス構成システムにおいて、バスマスター装置に
おける情報伝送の信頼性を確保するための機能の一部を
、ＡＳＩＣ化することかできるようにした装置を提供す
ることを目的とする。The present invention has been made in view of the above points, and is intended to ensure reliability of information transmission in a bus master device in a bus configuration system in which the number of bus slave devices is larger than the number of bus master devices. The purpose of the present invention is to provide a device in which a part of the functions for the purpose of the present invention can be implemented as an ASIC.
く課題を解決するための手段〉
第１図は、本発明のバスマスター装置の基本的な構成を
示すブロック図である。図において、ＢＭはバスマスタ
ー装置、ＢＳはアドレスとデータをマルチプレックスし
て伝送するマルチプレックスバス（Ｅバス）で、バスマ
スター装置ＢＭによってアクセスされる。バスマスター
装置ＢＭにおいて、１はマイクロプロセッサで、特定な
データを内部アドレスバスＡＢまたは内部データバス丁
）Ｂに出力するデータ出力手段１１を有している。Means for Solving the Problems> FIG. 1 is a block diagram showing the basic configuration of a bus master device of the present invention. In the figure, BM is a bus master device, and BS is a multiplex bus (E bus) that multiplexes and transmits addresses and data, and is accessed by the bus master device BM. In the bus master device BM, a microprocessor 1 has data output means 11 for outputting specific data to an internal address bus AB or an internal data bus B.
２１．２２は内部アドレスバスＡＢに設けられたバッフ
ァ、３１．３２は内部データバスＤ Ｂに設けられたバ
ッファでこれらは、いずれも各バスの切り替えを行うと
共に、ドライバーとして機能する。４はＡＳＩＣ化され
たブロックで、マイクロプロセッサ１から各種の制御信
−ｑＣ−ＣＴ １．、を受け、各バッファ２１，２２，
３１．３２を制御する制御手段４１と、内部アドレスバ
ス上Ｂ上のデータと、内部データバスＩ） Ｂ上のデー
タを入力し、両データを比較する比較手段４２とを備え
ている。Buffers 21 and 22 are provided for the internal address bus AB, and buffers 31 and 32 are provided for the internal data bus DB, which both switch between the buses and function as drivers. 4 is an ASIC block which receives various control signals from the microprocessor 1 -qC-CT 1. , each buffer 21, 22,
31 and 32, and comparison means 42 which inputs the data on the internal address bus B and the data on the internal data bus I) B and compares both data.
く作用〉
マイクロプロセッサ１のデータ出力手段から特定のデー
タを例えば内部アドレスバスＡＢを介してマルチプレッ
クスバスＢＳ上に出力し、スレーブ装置側から返送され
るデータを今度は内部データバスＤＢを経て受け、比較
手段４２はアドレスバス上のデータと返送されたデータ
バス上のデータとを照合し、一致しない場合マルチプレ
ックスバスのクランプ故障を検出する。Function> Specific data is output from the data output means of the microprocessor 1 onto the multiplex bus BS via the internal address bus AB, and data returned from the slave device side is then received via the internal data bus DB. The comparing means 42 compares the data on the address bus with the data on the returned data bus, and detects a clamp failure in the multiplex bus if they do not match.
〈実施例〉 以下図面を用いて、本発明の実施例を詳細に説明する。<Example> Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は、本発明の一実施例を示す構成ブロック図であ
る。図において、第１図の各部分と同じものには同一符
号を付して示す。FIG. 2 is a block diagram showing an embodiment of the present invention. In the figure, the same parts as those in FIG. 1 are designated by the same reference numerals.
マルチプレックスバス（Ｅバス）ＢＳは、図示してない
複数のスレーブ装置に繋がっており、バスマスター装置
ＢＭかこれにアクセスして、時分割でアドレスとデータ
とを伝送する。また、このバスには、制御手段４１から
の５つの制御信号線（Ｅ −ＣＴ Ｌ、 ）か含まれて
いる。この制御信号線は、ここでは非同期確認方式のコ
ントロール信号のやり取りを行うもので、以下の５つの
信号を伝送する。A multiplex bus (E bus) BS is connected to a plurality of slave devices (not shown), and accesses the bus master device BM to transmit addresses and data in a time-division manner. This bus also includes five control signal lines (E-CTL, ) from the control means 41. This control signal line is used to exchange control signals using an asynchronous confirmation method, and transmits the following five signals.
ＥＷＲＴＴＥ・・・ＥバスＢＳへのアクセスがライ１へ
・シーケンスであることを示す。EWRTTE: Indicates that the access to the E-bus BS is to the line 1 sequence.
ＡＳ・・・アドレス・ス）〜ローブ
Ａ Ｔ Ｋ・・・アドレス・１〜ランスフア・アクノウ
レッジ
ＤＳ・・・データ・ス１−ローブ
ＤＴＫ・・・データ・１〜ランスフア・アクノウレッジ
マイクロプロセッサ１は、ＣＡババス経由してアドレス
を内部アドレスバスＡＢに、ＣＤバスを経由してデータ
を内部データバスＤ Ｂにそれぞれ出力すると共に、制
御手段４１との間て、制御信号線（Ｃ−ＣＴＬ ）を用
いて、以下の４つの信号のやり取りを行う。AS...Address S)~Lobe A TK...Address 1~Lanceforce Acknowledgment DS...Data S1 - Lobe DTK...Data 1~Lanceforce Acknowledgment Microprocessor 1 is , the address is output to the internal address bus AB via the CA bus, and the data is output to the internal data bus DB via the CD bus, and a control signal line (C-CTL) is connected to the control means 41. It is used to exchange the following four signals.
ＷＦｉＴＥ・・・アクセスがライトシーケンスであるこ
とを示す
Ｓ′Ｆ・・・スｌ〜ローブ
１゛Ｋ・・・１〜ランスフア・アクノウレッジＥＲＲ・
・・Ｅバスへのアクセスでクランプ故障が検出されたこ
とを示す信号
ＡＳＩＣ化ブロック４において、４４は内部アドレスバ
スＡＢ、Ｊ二のデータをデコードして、結果かＥバスＢ
Ｓ宛てであれば、その出力Ｓ Ｅ Ｌ信号をアサ−１−
シて制御手段４１に伝えるアドレスデコータ、４５は内
部アドレスバスＡＢ上のデータを、制御手段４３からの
ラッチ信号ＬＴの立ち上がり時にラッチするレジスタで
、ここにラッチされたデータはバッファ４６を経由して
内部データバスＤＢに出力される。WFiTE... Indicates that the access is a write sequence.
...A signal indicating that a clamp failure has been detected in access to the E bus In the ASIC block 4, 44 decodes the data on the internal address buses AB and J2, and outputs the result as the E bus B.
If it is addressed to S, the output S E L signal is asserted.
45 is a register that latches the data on the internal address bus AB at the rising edge of the latch signal LT from the control means 43, and the data latched here is sent via the buffer 46. and output to internal data bus DB.
このように構成した装置の動作を、次にリードサイクル
正常時、リードサイクル（ライ１−サイクル）アドレス
読み返し時にクランプが検出された場合、ライ１−サイ
クル正常時、ライ）・サイクルでのデータ読み返し時に
クランプが検出された場合に分けてそれぞれ説明する。The operation of the device configured in this way is as follows: When the read cycle is normal, if a clamp is detected when reading back the address in the read cycle (Rye 1-cycle), when the read cycle is normal, when the clamp is detected when reading back the address, when the read cycle is normal, the data is read back in the RIE cycle. The cases in which clamping is sometimes detected will be explained separately.
（リードサイクル正常時）
第３図は、この状態の動作を示ずタイムチャート、第７
図は、第２図における制御手段４１の状態遷移図、第８
図はこの状態遷移図の記述説明図である。(When the read cycle is normal) Figure 3 does not show the operation in this state, but the time chart and Figure 7.
8 is a state transition diagram of the control means 41 in FIG.
The figure is a descriptive explanatory diagram of this state transition diagram.
制御手段４１は、マイクロプロセッサ１のバスサイクル
か始まる時に、制御信号Ｅ１をアサートすることでバッ
ファ２１をイネーブルにし、マイクロプロセッサ１から
のアドレスを内部アドレスバスＡＢに出力する（状態１
）。この状態て、デコーダ４４は、内部アドレスバスＡ
Ｉ３に出力されたアドレスをデコードして、それがＥバ
スへのアドレスであることを知り、その事を示す信月Ｓ
ＥＬを制御手段４１に印加する。The control means 41 enables the buffer 21 by asserting the control signal E1 when a bus cycle of the microprocessor 1 starts, and outputs the address from the microprocessor 1 to the internal address bus AB (state 1).
). In this state, the decoder 44
Shinzuki S decodes the address output to I3 and learns that it is an address to the E bus.
EL is applied to the control means 41.
制御手段４１は、この信号Ｓ Ｅ Ｌを受Ｇつ、状態２
に移り、制御信号Ｅ４． Ｅ５，１吃６．ＬＴをそれぞ
れアサートシ、レジスタ４５に内部アドレスバスＡＢＪ
二のアドレス情報をラッチし、これをバッファ４６、内
部データバスＤ Ｂ、バッファ３２をそれぞれ経てＥバ
スＢＳに出力すると共に、バッファ２２内部アドレスバ
スＡＢを経てこれを読み返す。比較手段４２は、レジス
タ／＋５の出力と内部アドレスバスＡＢを介して読み返
されたアドレス情報とを比較照合し、両方の情報が一致
する場合、アドレスの読み返しは正常であるとして、次
に状態３に移る。この状態では、スレーブ装置に対する
アドレスストローブＡＳ、ＡＴＫ、データストローブＤ
Ｓをそれぞれアサートし、Ｅバスへのリードアクセスを
行い、状態Ｒ４に移る。The control means 41 receives this signal SEL and enters state 2.
Then, the control signal E4. E5,1 吃6. LT respectively, register 45 is set to internal address bus ABJ.
The second address information is latched and output to the E bus BS through the buffer 46, internal data bus DB, and buffer 32, and read back through the buffer 22 internal address bus AB. Comparison means 42 compares and collates the output of register/+5 with the address information read back via internal address bus AB, and if both pieces of information match, it is determined that the read back of the address is normal, and then the status is determined. Move on to 3. In this state, the address strobe AS, ATK, and data strobe D for the slave device are
S is asserted, a read access is made to the E bus, and the state moves to state R4.
この状態は、バッファ３２をディスエーブルにして、ス
レーブ装置からのリードデータを待つ状態になる。バス
スレーブ装置からリードデータが返信されると、状態Ｒ
５に移る。This state disables the buffer 32 and waits for read data from the slave device. When read data is returned from the bus slave device, state R
Move on to 5.
状態Ｒ５では、制御信号］−ｙ Ｔをアサートしてレジ
スタ４５に、内部アドレスバスＡＢを経て、パススレー
ブ装置から返送されたリードデータをラッチする。同時
に制御信号Ｅ３．Ｅ４をアサ−１〜し、バッファ３１ｂ
、４６をドライブしてＣＤバスを介して、レジスタ４５
のラッチデータをマイクロプロセッサ１に印加して、リ
ードサイクルを終了させる。マイクロプロセッサ１のリ
ードサイクルが終了すると、制御手段４１は再び状態１
に戻る。まな、スレーブ装置は、バスサイクルが終了す
ると、リードデータを引」二げ初期状態に戻る。In state R5, the control signal ]-yT is asserted to latch in the register 45 the read data returned from the path slave device via the internal address bus AB. At the same time, control signal E3. Assert E4 to 1~ and buffer 31b
, 46 and register 45 via the CD bus.
The latch data of is applied to the microprocessor 1, and the read cycle is completed. When the read cycle of the microprocessor 1 is completed, the control means 41 returns to state 1.
Return to When the bus cycle ends, the slave device takes away the read data and returns to the initial state.
（リードサイクル（ライ１へサイクル）アドレス読み返
し時にクランプか検出された場合）第４図は、この場合
の動作ご示ずタイムチャートである。制御手段４１によ
って状態１、状態２までの動作は、第３図と同様に行わ
れる。(Read cycle (cycle to write 1) When a clamp is detected when reading back the address) FIG. 4 is a time chart showing the operation in this case. The operations up to state 1 and state 2 are performed by the control means 41 in the same manner as shown in FIG.
ここで状態２において、比較手段４２は、レジスタ４５
の出力と内部アドレスバスＡＢを介して読み返されたア
ドレス情報とを比較照合した結果、両方の情報の不一致
が検出される。この結果、アドレスの読み返しは異常で
あるとして、比較手段４２からクランプ信−リＣＬＭＰ
が制御手段４１に印加される。制御手段４１はこのクラ
ンプ信号ＣＬＭＰを受けると、状態Ｅに移り、マイクロ
プロセッサ１に対して、そのことを示すエラー信号ＥＲ
Ｒを出力し、状態１に戻る。Here, in state 2, the comparison means 42 compares the register 45
As a result of comparing and collating the output of the address information read back via the internal address bus AB, a mismatch between the two pieces of information is detected. As a result, it is determined that reading back the address is abnormal, and the comparison means 42 outputs a clamp signal CLMP.
is applied to the control means 41. When the control means 41 receives this clamp signal CLMP, it shifts to state E and sends an error signal ER to the microprocessor 1 indicating this state.
Output R and return to state 1.
（ライトサイクル正常時）
第５図は、この場合の動作を示すタイムチャートである
。制御手段４１によって状態１、状態２状態３までの動
作は、マイクロプロセッサ１からＣＤバス上にライトデ
ータが出力されるのを除いては、第３図と同様に行われ
る。(When the write cycle is normal) FIG. 5 is a time chart showing the operation in this case. The operations of state 1, state 2, and state 3 by control means 41 are performed in the same manner as in FIG. 3, except that write data is output from microprocessor 1 onto the CD bus.
状態Ｗ４では、制御手段４１は制御信号Ｅ２Ｅ６を出力
してバッファ３１．ａ、３２を駆動し、マイクロプロセ
ッサ１のＣＤバス上のライトデータをＥバスＢＳに出力
する。同時にバッファ２２を駆動してライトデータの読
み返しを行い、比較手段４２が内部アドレスバスＡＢ上
のデータと、内部データバスＤＢ上のデータとを比較す
る。In state W4, the control means 41 outputs the control signal E2E6 to control the buffer 31. a, 32, and outputs the write data on the CD bus of the microprocessor 1 to the E bus BS. At the same time, the buffer 22 is driven to read back the write data, and the comparing means 42 compares the data on the internal address bus AB with the data on the internal data bus DB.
この比較結果により、ライトデータ読み返し異常か正常
かが判定される。正常と判定された場合状態Ｗ５に移り
、ここでは、スレーブ装置に対してデータストローブＤ
Ｓを送り、スレーブ装置からのデータトランスファアク
ノウレッジＤ Ｔ Ｋをを待ち、これを受信すると状態
Ｗ６に移り、ここでシーケンス終了を示す信号１’Ｋを
マイクロプロセッサ１に出力して、ライトサイクルを終
了する。Based on this comparison result, it is determined whether the write data is read back abnormally or normally. If it is determined to be normal, the state moves to state W5, where data strobe D is applied to the slave device.
S is sent, and the data transfer acknowledgment D T K is waited for from the slave device. When this is received, the state moves to state W6, where the signal 1'K indicating the end of the sequence is output to the microprocessor 1, and the write cycle is started. finish.
マイクロプロセッサ１のライトサイクルが終了すると、
制御手段４１は状態１に戻る。When the write cycle of microprocessor 1 ends,
The control means 41 returns to state 1.
（ライトサイクルでのデータ読み返し時にクランプが検
出された場合）
第６図は、この場合の動作を示すタイムチャートである
。制御手段４１によつる状態１、状態２、状態３、状態
Ｗ４までの動作は、第５図と同様に行われる。状態Ｗ４
において、比較手段４２によって、ライトデータの読み
返し異常か検出されると、比較手段４２からクランプ信
−ｑＣ１，ＭＰがＨｌ力され、制御手段４１はこれを受
けて状態Ｅに移る。状態Ｅでは、マイクロプロセッサ１
にエラー信号ＥＲＲを出力し、状態１に戻る。(When a clamp is detected when reading back data in a write cycle) FIG. 6 is a time chart showing the operation in this case. The operations performed by the control means 41 from state 1 to state 2, state 3, and state W4 are performed in the same manner as shown in FIG. Status W4
In this case, when the comparison means 42 detects whether there is an abnormality in reading back the write data, the comparison means 42 outputs the clamp signals -qC1, MP, and the control means 41 shifts to state E in response to this. In state E, microprocessor 1
Outputs the error signal ERR and returns to state 1.
第９図は、本発明の他の実施例を示ず要部の構成ブ１ニ
アツク図である。FIG. 9 is a block diagram showing the main parts of another embodiment of the present invention.
この実施例では、バッファ２２と３２の向きを反対にな
るように、各バスに対して挿入するように構成したもの
である。In this embodiment, the buffers 22 and 32 are inserted into each bus in opposite directions.
この実施例においては、Ｅバス（マルチプレックスバス
）への出力を、内部アドレスバスＡＢより行い、読み返
しを内部データバスＩ） Ｂを介して行うようにしてい
る。In this embodiment, output to the E bus (multiplex bus) is performed via an internal address bus AB, and reading back is performed via an internal data bus I)B.
〈発明の効果〉
以上詳細に説明したように、本発明によればマルチプレ
ックスバス上に内部データバスあるいは内部アドレスバ
ス上のデータを出力し、このデータを内部アドレスバス
あるいは内部データバスを介して読み返し、両データを
比較することでマルチプレックスバスのクランプ故障や
データ出力バッファの故障をパリティビットを付加する
ことなく検出することができ、簡単な構成でシステムの
信頼性を向上させることができる。<Effects of the Invention> As explained in detail above, according to the present invention, data on the internal data bus or internal address bus is output onto the multiplex bus, and this data is transmitted via the internal address bus or internal data bus. By reading back and comparing both data, multiplex bus clamp failures and data output buffer failures can be detected without adding parity bits, and system reliability can be improved with a simple configuration.
また、内部アドレスバスと内部データバスを時分割で用
い、各バス上のデータを入力することで故障検出ができ
るために、故障検出のための回路を容易にＡＳＩＣ化す
ることができる。Further, since fault detection can be performed by using the internal address bus and the internal data bus in a time-sharing manner and inputting data on each bus, the circuit for fault detection can be easily implemented as an ASIC.
第１図は本発明のバスマスター装置の基本的な構成を示
すブロック図、第２図は本発明の一実施例を示す構成ブ
ロック図、第３図は第２図装置においてリードサイクル
正常時の動作を示すタイムチャー１・、第４図は第２図
装置において、リードサイクル（ライトサイクル）アド
レス読み返し時にクランプが検出された場合の動作を示
すタイムチャー１−１第５図は第２図装置においてライ
トサイクル正常時の動作を示すタイムチャート、第６図
は第２図装置においてライトサイクルでのデータ読み返
し時にクランプか検出された場合の動作を示ずタイムチ
ャーｌ〜、第７図は第２図装置における制御手段の状態
遷移図、第８図はこの状態遷移図の記述説明図、第９図
は本発明の他の実施例を示す要部の構成ブロック図、第
１０図は従来のバスマスター装置の一例を示す構成概念
図、第１１図は従来のバスマスター装置の更に別の例を
示す構成概念図である。
ＢＭ・・・バスマスター装置
ＢＳ・・・マルヂプレックスバス
ト・・マイクロプロセッサ
１１・・・デ゛−タ出力手段
２１．２２．３１．３２
４・・・ＡＳＩＣ化ブロック
４１・・・制御手段、４２・・・比較手段・・バッファ
５Ｔ
ＶＪＲＩＴＥ
Ｋ
ＲＲ
，４５
、ＡＴ／＜
ＴＫ
ＷＲＩＴＥ
ＥＬ
ＬＭＰ
ＸラーｈFIG. 1 is a block diagram showing the basic configuration of the bus master device of the present invention, FIG. 2 is a configuration block diagram showing an embodiment of the present invention, and FIG. 3 is a block diagram showing the basic configuration of the bus master device of the present invention. Time chart 1-1 showing the operation, Figure 4 shows the device in Figure 2, and time chart 1-1 showing the operation when a clamp is detected during read cycle (write cycle) address readback, Figure 5 shows the device in Figure 2. 6 is a time chart showing the operation when the write cycle is normal, FIG. 8 is a descriptive explanatory diagram of this state transition diagram, FIG. 9 is a block diagram of the main part showing another embodiment of the present invention, and FIG. 10 is a conventional bus FIG. 11 is a conceptual diagram showing still another example of a conventional bus master device. BM...Bus master device BS...Multiplex bus...Microprocessor 11...Data output means 21.22.31.32 4...ASIC block 41...Control means, 42...Comparison means...Buffer 5T VJRITE K RR, 45, AT/< TK WRITE EL LMP
Claims (1)
るディバイスから、アドレスとデータとをマルチプレッ
クスし、マルチプレックスバスを介してスレーブ装置に
伝送するようにしたバスマスター装置において、 前記ディバイスからマルチプレックスバス上に内部デー
タバスあるいは内部アドレスバス上のデータを出力する
手段と、 マルチプレックスバス上に出力されたデータを内部アド
レスバスあるいは内部データバスを介して読み返す手段
と、 出力したデータと読み返したデータとを比較する比較手
段とを備え、 比較手段の出力によってマルチプレックスバスのクラン
プ故障を検出することを特徴とするバスマスター装置。[Claims] In a bus master device that multiplexes addresses and data from a device that outputs addresses and data via separate buses, and transmits the same to a slave device via a multiplex bus. , means for outputting data on an internal data bus or internal address bus from the device onto a multiplex bus; means for reading back data output on the multiplex bus via the internal address bus or internal data bus; and output. What is claimed is: 1. A bus master device comprising: comparison means for comparing read-back data with data read back; and detecting a clamp failure in a multiplex bus based on the output of the comparison means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110058A JP2734627B2 (en) | 1989-04-28 | 1989-04-28 | Bus master device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110058A JP2734627B2 (en) | 1989-04-28 | 1989-04-28 | Bus master device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02287744A true JPH02287744A (en) | 1990-11-27 |
| JP2734627B2 JP2734627B2 (en) | 1998-04-02 |
Family
ID=14526018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1110058A Expired - Fee Related JP2734627B2 (en) | 1989-04-28 | 1989-04-28 | Bus master device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734627B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903539B2 (en) | 2006-02-28 | 2011-03-08 | Fujitsu Ten Limited | Electronic control unit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012578A (en) * | 1983-07-01 | 1985-01-22 | 株式会社日立製作所 | Display controller |
| JPS61136135A (en) * | 1984-12-07 | 1986-06-24 | Nec Corp | Detecting circuit for external bus error |
| JPS63127354A (en) * | 1986-11-17 | 1988-05-31 | Pfu Ltd | Bus connection system |
| JPS63168549U (en) * | 1987-04-17 | 1988-11-02 | ||
| JPS6479850A (en) * | 1987-09-21 | 1989-03-24 | Fujitsu Ltd | Effective using method for bus |
-
1989
- 1989-04-28 JP JP1110058A patent/JP2734627B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012578A (en) * | 1983-07-01 | 1985-01-22 | 株式会社日立製作所 | Display controller |
| JPS61136135A (en) * | 1984-12-07 | 1986-06-24 | Nec Corp | Detecting circuit for external bus error |
| JPS63127354A (en) * | 1986-11-17 | 1988-05-31 | Pfu Ltd | Bus connection system |
| JPS63168549U (en) * | 1987-04-17 | 1988-11-02 | ||
| JPS6479850A (en) * | 1987-09-21 | 1989-03-24 | Fujitsu Ltd | Effective using method for bus |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903539B2 (en) | 2006-02-28 | 2011-03-08 | Fujitsu Ten Limited | Electronic control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2734627B2 (en) | 1998-04-02 |
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