JPS6312049A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6312049A JPS6312049A JP62067357A JP6735787A JPS6312049A JP S6312049 A JPS6312049 A JP S6312049A JP 62067357 A JP62067357 A JP 62067357A JP 6735787 A JP6735787 A JP 6735787A JP S6312049 A JPS6312049 A JP S6312049A
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- 239000000758 substrate Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 15
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- 238000004519 manufacturing process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- GJJYZOBRHIMORS-GQOAHPRESA-K aloglutamol Chemical compound OCC(N)(CO)CO.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C(=O)O[Al](O)O GJJYZOBRHIMORS-GQOAHPRESA-K 0.000 description 1
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- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンビ二一夕、特に同一半導体基板上
にメモリを内蔵すると共に、外部におかれたメモリ、あ
るいは内蔵メモリと等しいアドレス空間におかれた外部
メモリにアクセス可能なマイクロコンピュータに関する
。
にメモリを内蔵すると共に、外部におかれたメモリ、あ
るいは内蔵メモリと等しいアドレス空間におかれた外部
メモリにアクセス可能なマイクロコンピュータに関する
。
従来の技術
近年半導体装置の製造技術の進歩はめざましく、一つの
半導体基板に搭載できる素子の数、いわゆる集積度は増
加の一途をたどっている。ダイナミックRAMを例にと
れば集積度の増加率は3年に4倍となっている。
半導体基板に搭載できる素子の数、いわゆる集積度は増
加の一途をたどっている。ダイナミックRAMを例にと
れば集積度の増加率は3年に4倍となっている。
この傾向はマイクロコンピュータにおいても例外ではな
く、命令実行のための処理ユニットはそのデータ長が8
ビツトから16ビツトさらには32ビツトへと増加し、
複雑さを増してきている。
く、命令実行のための処理ユニットはそのデータ長が8
ビツトから16ビツトさらには32ビツトへと増加し、
複雑さを増してきている。
またマイクロコンビ二一夕における集積襄の向上に伴い
命令実行ユニットと同一半導体基板内に搭載されるメモ
リの容量も増加している。 ゛一方半導体製造技術の急
速な進歩のため半導体素子のスピードは高速化されてい
る。従ってメモリとの接続に外部バス、バスバッファ等
を使用しない内蔵メモリは、これらが必要な外部メモリ
に比べてはるかに高速に動作させることができる。
命令実行ユニットと同一半導体基板内に搭載されるメモ
リの容量も増加している。 ゛一方半導体製造技術の急
速な進歩のため半導体素子のスピードは高速化されてい
る。従ってメモリとの接続に外部バス、バスバッファ等
を使用しない内蔵メモリは、これらが必要な外部メモリ
に比べてはるかに高速に動作させることができる。
このためマイクロコンピュータの性能を向上させる手段
として、内蔵メモリを積極的に使用し、内蔵メモリアク
セス時間を、外部においたメモリをアクセスする時のア
クセス時間よりも短い期間になる様リード/ライトサイ
クルを設定するのが通常となってきている。
として、内蔵メモリを積極的に使用し、内蔵メモリアク
セス時間を、外部においたメモリをアクセスする時のア
クセス時間よりも短い期間になる様リード/ライトサイ
クルを設定するのが通常となってきている。
一例としてマイクロコンピュータ内のバスを、外部メモ
リアクセス時にデータ及びアドレス情報を転送するため
のメインバスと内部メモリをアクセスするための特別な
サブバスとに分離した構成とし、内部メモリアクセス時
には特に短時間でメモリアクセスができるようにしたマ
イクロコンピュータがある。
リアクセス時にデータ及びアドレス情報を転送するため
のメインバスと内部メモリをアクセスするための特別な
サブバスとに分離した構成とし、内部メモリアクセス時
には特に短時間でメモリアクセスができるようにしたマ
イクロコンピュータがある。
発明が解決しようとする問題点
ところがコンピュータの命令実行処理においてはメモリ
アクセス時間は命令実行の実時間と密接な関係にあるの
で、上述した従来のマイクロコンピュータでは、同じ処
理内容でも内蔵メモリ上で実行したのか外部メモリ上で
実行したのかで処理時間が異なってしまう。
アクセス時間は命令実行の実時間と密接な関係にあるの
で、上述した従来のマイクロコンピュータでは、同じ処
理内容でも内蔵メモリ上で実行したのか外部メモリ上で
実行したのかで処理時間が異なってしまう。
特に内蔵メモリがマスクプログラマブルなリードオンリ
ーメモリ<ROM)で構成されているマイクロコンピュ
ータでは、このマイクロコンピュータを用いた装置の生
産量が少ない時点ではコスト上あるいは処理プログラム
の不確実さから内蔵メモリは使用せず外部メモリのみを
用いてシステム構成し、装置が大壷に生産される様にな
った後、内蔵メモリ上に処理プログラムを移し、外部R
OMを削減する事によってコストダウンをはかる事が多
い。
ーメモリ<ROM)で構成されているマイクロコンピュ
ータでは、このマイクロコンピュータを用いた装置の生
産量が少ない時点ではコスト上あるいは処理プログラム
の不確実さから内蔵メモリは使用せず外部メモリのみを
用いてシステム構成し、装置が大壷に生産される様にな
った後、内蔵メモリ上に処理プログラムを移し、外部R
OMを削減する事によってコストダウンをはかる事が多
い。
上での処理と外部メモリ上での処理とで実行時間が異な
るのは大きな欠点となる。
るのは大きな欠点となる。
特にモータ制御等実時間処理を正確に実行しなければな
らない応用分野においてこの欠点は致命的である。
らない応用分野においてこの欠点は致命的である。
本発明はこの点を解決するためになされたものであり、
その目的とするところは高速な内蔵メモリを有効に使用
し、かつ外部メモリを用いた時との等時間性も確保でき
る高性能なマイクロコンピュータを提供する事にある。
その目的とするところは高速な内蔵メモリを有効に使用
し、かつ外部メモリを用いた時との等時間性も確保でき
る高性能なマイクロコンピュータを提供する事にある。
問題点を解決するための手段
上記問題点を解決するための本発明のマイクロコンビ二
一夕は、命令実行ユニットとメモリユニットを同一半導
体基板上に搭載してなるマイクロコンビ二一夕において
、同一基板上のメモリユニットへの書き込み及び読み出
しに要するメモリアクセスサイクルを外部におかれたメ
モリユニットへの書き込み及び読み出しに要するメモリ
アクセスサイクルよりも短い時間に設定する第1の設定
手段と、外部におかれたメモリユニ、ットへの書き込み
及び読出しに要するメモリアクセスサイクルと同じ時間
に設定する第2の設定手段と、第1、第2の設定手段を
選択的に動作させる選択手段とを存している。
一夕は、命令実行ユニットとメモリユニットを同一半導
体基板上に搭載してなるマイクロコンビ二一夕において
、同一基板上のメモリユニットへの書き込み及び読み出
しに要するメモリアクセスサイクルを外部におかれたメ
モリユニットへの書き込み及び読み出しに要するメモリ
アクセスサイクルよりも短い時間に設定する第1の設定
手段と、外部におかれたメモリユニ、ットへの書き込み
及び読出しに要するメモリアクセスサイクルと同じ時間
に設定する第2の設定手段と、第1、第2の設定手段を
選択的に動作させる選択手段とを存している。
作用
以上の構成のマイクロコンピュータでは、内蔵メモリの
メモリアクセスサイクルを外部メモリのメモリアクセス
サイクルよりも短い時間に設定する手段と、外部メモリ
のメモリアクセスサイクルと同じ時間に設定する手段だ
けでなく、これら二つの手段を選択的に動作させる選択
手段とを備えている。それゆえ、内蔵メモリをアクセス
するときでも、その選択手段を操作することにより、内
蔵メモリのメモリアクセスサイクルを外部メモリのメモ
リアクセスサイクルと同じ時間に設定することができる
。しだかって、外部メモリのアクセスが必要で且つ実時
間処理が必要とされるとき、内蔵メモリをアクセスして
のプログラム実行と、外部メモリ使用時のプログラム実
行との等時性を確保することができる。
メモリアクセスサイクルを外部メモリのメモリアクセス
サイクルよりも短い時間に設定する手段と、外部メモリ
のメモリアクセスサイクルと同じ時間に設定する手段だ
けでなく、これら二つの手段を選択的に動作させる選択
手段とを備えている。それゆえ、内蔵メモリをアクセス
するときでも、その選択手段を操作することにより、内
蔵メモリのメモリアクセスサイクルを外部メモリのメモ
リアクセスサイクルと同じ時間に設定することができる
。しだかって、外部メモリのアクセスが必要で且つ実時
間処理が必要とされるとき、内蔵メモリをアクセスして
のプログラム実行と、外部メモリ使用時のプログラム実
行との等時性を確保することができる。
実施例
以下、添付図面を参照して、本発明によるコンビ二一夕
の好ましい実施例を説明する。しかし、以下に説明しま
た図面に示す実施例は、本発明によるコンビ二一夕を例
示するに止まり、本発明を限定するものではない。
の好ましい実施例を説明する。しかし、以下に説明しま
た図面に示す実施例は、本発明によるコンビ二一夕を例
示するに止まり、本発明を限定するものではない。
実施例1
第1図は本発明によるマイクロコンピュータのメモリア
クセス制御部を示すブロック図である。このマイクロコ
ンピュータがアクセスできるメモリのアドレスを示すア
ドレスポインタ1が内蔵メモリ2を指しているのか外部
メモリを指しているの−かの判別はアドレス空間判別回
路5で行われる。
クセス制御部を示すブロック図である。このマイクロコ
ンピュータがアクセスできるメモリのアドレスを示すア
ドレスポインタ1が内蔵メモリ2を指しているのか外部
メモリを指しているの−かの判別はアドレス空間判別回
路5で行われる。
アドレス空間判別回路5が内蔵メモリ2を指す場合には
、アドレスがアドレスバス10に読み出されると同時に
、内蔵メモリ2のデータがデータバス11に読み出され
る。データバス11上のデータは、レジスタ3に送られ
る。このレジスタ3はメモリからのデータを蓄えるレジ
スタであるが、本実施例ではメモリとして命令の機械語
を記憶するプログラムメモリを想定しているのでレジス
タ3は命令レジスタとなる。命令レジスタ3からの命令
の機械語を受けると制御回路4は、命令実行のための各
種制御信号を発生する。アドレス空間判別回路5、制御
回路4及びモード設定端子からのモード設定信号等の信
号は、タイミング発生回路6に送られ、そのタイミング
発生回路6は、メモリアクセスタイミングを発生する。
、アドレスがアドレスバス10に読み出されると同時に
、内蔵メモリ2のデータがデータバス11に読み出され
る。データバス11上のデータは、レジスタ3に送られ
る。このレジスタ3はメモリからのデータを蓄えるレジ
スタであるが、本実施例ではメモリとして命令の機械語
を記憶するプログラムメモリを想定しているのでレジス
タ3は命令レジスタとなる。命令レジスタ3からの命令
の機械語を受けると制御回路4は、命令実行のための各
種制御信号を発生する。アドレス空間判別回路5、制御
回路4及びモード設定端子からのモード設定信号等の信
号は、タイミング発生回路6に送られ、そのタイミング
発生回路6は、メモリアクセスタイミングを発生する。
アドレス空間判別回路5が外部メモリを指した場合の外
部メモリのアクセスは、アドレスバスポート7、データ
バスポート8、及びタイミング発生回路6からのリード
、ライト信号により行なわれる。
部メモリのアクセスは、アドレスバスポート7、データ
バスポート8、及びタイミング発生回路6からのリード
、ライト信号により行なわれる。
次に第2図、第3図をも参照して本実施例の動−を詳細
に説明する。第2図は第1図におけるタイミング発生回
路6の主要部の論理図である。
に説明する。第2図は第1図におけるタイミング発生回
路6の主要部の論理図である。
第2図に示すタイミング発生回路6は、セットリセット
ラッチ101 と、タイミングクロックφで駆動される
データラッチ102 と、同様にタイミングロックφで
駆動されて遅延回路として機能するDタイプフリップフ
ロップ103.104 と、ANDゲート105.10
6.108 と、ORゲート107 とを具備しており
、図示する如く接続されている。
ラッチ101 と、タイミングクロックφで駆動される
データラッチ102 と、同様にタイミングロックφで
駆動されて遅延回路として機能するDタイプフリップフ
ロップ103.104 と、ANDゲート105.10
6.108 と、ORゲート107 とを具備しており
、図示する如く接続されている。
アドレス判別信号とモード設定信号はANDゲート10
8に入力される。ANDゲート108の出力はANDゲ
ート106に入力されるとともに、反転されてANDゲ
ート105にも人力される。ANDゲート106のもう
一方の人力は、データラッチ102のQ出力に接続され
ている。ANDゲート105のもう一方の入力は、Dタ
イプフリップフロップ104のQ出力に接続されている
。ANDゲート105.10゛6の出力はORゲート1
07に入力される。ORゲート107の出力はセットリ
セットラッチ101のリセット端子Rに入力される。セ
ットリセットラッチ101のセット端子Sにはアドレス
出力が入力される。また、このセットリセットラッチ1
01にはクロック信号φが人力されている。セットリセ
ットラッチ101の出力Qはデータラッチ102の端子
りに入力される。このデークラッチ102には、クロッ
ク信号φが入力されている。
8に入力される。ANDゲート108の出力はANDゲ
ート106に入力されるとともに、反転されてANDゲ
ート105にも人力される。ANDゲート106のもう
一方の人力は、データラッチ102のQ出力に接続され
ている。ANDゲート105のもう一方の入力は、Dタ
イプフリップフロップ104のQ出力に接続されている
。ANDゲート105.10゛6の出力はORゲート1
07に入力される。ORゲート107の出力はセットリ
セットラッチ101のリセット端子Rに入力される。セ
ットリセットラッチ101のセット端子Sにはアドレス
出力が入力される。また、このセットリセットラッチ1
01にはクロック信号φが人力されている。セットリセ
ットラッチ101の出力Qはデータラッチ102の端子
りに入力される。このデークラッチ102には、クロッ
ク信号φが入力されている。
データラッチ102のQ出力がデータリードライト出力
である。このQ出力は、上で述べたようにANDゲート
106に送られる。それと同時にDタイプフリップフロ
ップ103の端子りに人力される。
である。このQ出力は、上で述べたようにANDゲート
106に送られる。それと同時にDタイプフリップフロ
ップ103の端子りに人力される。
このDタイプフリップフロップ103にはクロック信号
φ、φが人力されている。Dタイプフリップフロップ1
03のQ出力は、同じDタイプフリップフロップ104
の端子りに人力される。上述のように、このDタイプフ
リップフロップ104の端子りに人力される。上述のよ
うに、このDタイプフリップフロップ104のQ出力は
ANDゲート105に送られる。Dタイプフリップフロ
ップ104にはDタイプフリップフロップ103と同じ
くクロック信号φ、φが入力されている。
φ、φが人力されている。Dタイプフリップフロップ1
03のQ出力は、同じDタイプフリップフロップ104
の端子りに人力される。上述のように、このDタイプフ
リップフロップ104の端子りに人力される。上述のよ
うに、このDタイプフリップフロップ104のQ出力は
ANDゲート105に送られる。Dタイプフリップフロ
ップ104にはDタイプフリップフロップ103と同じ
くクロック信号φ、φが入力されている。
第3図はメモリアクセスタイミングを示すタイミング図
であり、メモリアクセスタイミングはアドレス出力タイ
ミングTAとデータリードライトタイミングTo とで
構成されている。
であり、メモリアクセスタイミングはアドレス出力タイ
ミングTAとデータリードライトタイミングTo とで
構成されている。
いま通常状態としてモード設定端子からのモード設定信
号を論理値“1”に設定しておく。このときアドレスポ
インタlが内蔵メモリ2を示しているならば、アドレス
空間判別回路5からはアドレス判別信号として論理値“
1”が出力される。
号を論理値“1”に設定しておく。このときアドレスポ
インタlが内蔵メモリ2を示しているならば、アドレス
空間判別回路5からはアドレス判別信号として論理値“
1”が出力される。
するとANDゲート108の出力は“1”となるので、
その信号が反転されて入力されるANDゲート105は
、もう一方の入力の値にかかわらず常に“0”を出力す
る。これに対し、“1”が直接人力されるANDゲート
106は、もう一方の人力であるデークラッチ102の
出力値をそのまま出力する。ANDゲート105と10
6の出力が人力されるORゲート107からは従って、
ANDゲート106の出力、すなわちデータラッチ10
2の出力がそのまま出力されてセットリセットラッチ1
吋の端子Rに人力される。このため、メモリアクセスタ
イミングを示すTASToのうちT、は1クロツクサイ
クルのみで終了する。内部リード信号はタイミングTo
の後半に発生される。
その信号が反転されて入力されるANDゲート105は
、もう一方の入力の値にかかわらず常に“0”を出力す
る。これに対し、“1”が直接人力されるANDゲート
106は、もう一方の人力であるデークラッチ102の
出力値をそのまま出力する。ANDゲート105と10
6の出力が人力されるORゲート107からは従って、
ANDゲート106の出力、すなわちデータラッチ10
2の出力がそのまま出力されてセットリセットラッチ1
吋の端子Rに人力される。このため、メモリアクセスタ
イミングを示すTASToのうちT、は1クロツクサイ
クルのみで終了する。内部リード信号はタイミングTo
の後半に発生される。
一方アドレスポインタ1が外部メモリを示している時は
アドレス判別信号は論理値“0”となるので、ANDゲ
ート108の出力は“0”である。
アドレス判別信号は論理値“0”となるので、ANDゲ
ート108の出力は“0”である。
この“0”が反転されてANDゲート105に入力され
るから、このANDゲート105からはもう一方の入力
端子に人力される、Dタイプフリップフロップ103と
104を通過して遅延した信号が出力される。ANDゲ
ート106にはANDゲート108の出力“0”が人力
されるため、他方の端子の人力値にかかわらず“0”が
ANDゲート106から出力される。ORゲート107
にはANDゲート106からの“0”が一方に入力され
るので、このORゲート107からはもう一方の人力値
である遅延信号がそのまま出力される。Dタイプフリッ
プフロップが2台用いであるため、Toは3クロツクサ
イクルに引き伸ばされる。またこのとき他の制御回路(
図示せず)により外部メモリをアクセスするため、アド
レスバスポート7やデータバスポート8及びリードライ
ト信号がアクティブになる。
るから、このANDゲート105からはもう一方の入力
端子に人力される、Dタイプフリップフロップ103と
104を通過して遅延した信号が出力される。ANDゲ
ート106にはANDゲート108の出力“0”が人力
されるため、他方の端子の人力値にかかわらず“0”が
ANDゲート106から出力される。ORゲート107
にはANDゲート106からの“0”が一方に入力され
るので、このORゲート107からはもう一方の人力値
である遅延信号がそのまま出力される。Dタイプフリッ
プフロップが2台用いであるため、Toは3クロツクサ
イクルに引き伸ばされる。またこのとき他の制御回路(
図示せず)により外部メモリをアクセスするため、アド
レスバスポート7やデータバスポート8及びリードライ
ト信号がアクティブになる。
次にモード設定端子からのモード設定信号を論理値“0
”にする場合を考える。するとANDゲ−[08はアド
レス判定信号の論理値、すなわち内蔵メモリを示してい
るのか外部メモリを示しているのかに関係なく論理値“
0”となる。従って、モード設定信号が“1”でアドレ
スポインタ1が外部メモリを示している時と同様に、メ
モリアクセスタイミングTDは3クロツクサイクルに引
き伸ばされる。すなわち、モード設定信号によって内蔵
メモリアクセスタイミングが外部メモリのアクセスのそ
れと同じになる。
”にする場合を考える。するとANDゲ−[08はアド
レス判定信号の論理値、すなわち内蔵メモリを示してい
るのか外部メモリを示しているのかに関係なく論理値“
0”となる。従って、モード設定信号が“1”でアドレ
スポインタ1が外部メモリを示している時と同様に、メ
モリアクセスタイミングTDは3クロツクサイクルに引
き伸ばされる。すなわち、モード設定信号によって内蔵
メモリアクセスタイミングが外部メモリのアクセスのそ
れと同じになる。
なお、本実施例ではモード設定信号を得る手段としてモ
ード設定端子を用いたが、これはマイクロコンピュータ
が設定できるモードレジスタ等の出力信号であっても何
ら支障は無い。
ード設定端子を用いたが、これはマイクロコンピュータ
が設定できるモードレジスタ等の出力信号であっても何
ら支障は無い。
実施例2
第4図は本発明の第二の実施例のマイクロコンピュータ
の構成のブロック図である。プログラムカウンタ(以下
″PC”と称す)22は内蔵ROM21のアドレスを指
定する。また、PC22はCPLI25の制御により内
容を+1ずつ更新する。外付ROM33からの命令フェ
ッチ時はPC22の内容は16ビツトの内部アドレスバ
ス30に出力され、外部バスインタフェース29より外
部アドレスバスを介して外部ROM33のアドレスを指
定する。命令レジスタ23は、フェッチした命令コード
を記憶するレジスタで内蔵ROM21と内部データバス
31(外付ROM33からの命令フェッチ時に使用)と
から、外部メモリ空間判別信号EXADRにより選択的
に命令コードを入力する。EXADRがOのときは内蔵
ROM21を選択し、EXADR= 1のときは内部デ
ータバス31を選択する。命令レジスタ23はCP U
25に入力される。
の構成のブロック図である。プログラムカウンタ(以下
″PC”と称す)22は内蔵ROM21のアドレスを指
定する。また、PC22はCPLI25の制御により内
容を+1ずつ更新する。外付ROM33からの命令フェ
ッチ時はPC22の内容は16ビツトの内部アドレスバ
ス30に出力され、外部バスインタフェース29より外
部アドレスバスを介して外部ROM33のアドレスを指
定する。命令レジスタ23は、フェッチした命令コード
を記憶するレジスタで内蔵ROM21と内部データバス
31(外付ROM33からの命令フェッチ時に使用)と
から、外部メモリ空間判別信号EXADRにより選択的
に命令コードを入力する。EXADRがOのときは内蔵
ROM21を選択し、EXADR= 1のときは内部デ
ータバス31を選択する。命令レジスタ23はCP U
25に入力される。
CP [25は、命令コードを解読し、その解読した命
令コードに従い、内部アドレスバス30及び8ビツトの
内部データバス31を用いて、内蔵データメモリ24の
データ、周辺機能28のデータ及び外部バスインタフェ
ース29を介しての外付データメモリ(図示せず)のデ
ータ相互間での演算処理をおこなう。
令コードに従い、内部アドレスバス30及び8ビツトの
内部データバス31を用いて、内蔵データメモリ24の
データ、周辺機能28のデータ及び外部バスインタフェ
ース29を介しての外付データメモリ(図示せず)のデ
ータ相互間での演算処理をおこなう。
アドレス判別回路26は内部アドレスバス30の内容を
判別し、現在の内部アドレスバス30のデータが1チツ
プマイコンの外部アドレス空間であると出力のEXAD
R信号を“1”にする。また、EA端子は内蔵ROM2
1を無効にするための入力端子でEA端子が1のときも
E X 、A、 D R信号が“1”となる。
判別し、現在の内部アドレスバス30のデータが1チツ
プマイコンの外部アドレス空間であると出力のEXAD
R信号を“1”にする。また、EA端子は内蔵ROM2
1を無効にするための入力端子でEA端子が1のときも
E X 、A、 D R信号が“1”となる。
タイミング制御回路27はEXADR信号が0のときは
内蔵ROM21からの命令フェッチのため、特別な制御
は行わないが、EXADR信号が“1″のときはEXF
CH信号を1″にすると共に外部ROM33からの命令
フェッチのサイクル(以下“外部フェッチサイクル”と
称す)を発生する動作をおこなう。外部バスインタフェ
ース29はEXFCH信号が“1”になると外部ROM
33から命令フェッチを行う動作を行う。内部アドレス
バス30の内容が外部アドレスバスに出力されコントロ
ール信号のうちのリード信号に同期して外付ROM33
から読み出された命令コードは外部データバスを介して
内部データバス31に人力され命令レジスタ23に人力
される。
内蔵ROM21からの命令フェッチのため、特別な制御
は行わないが、EXADR信号が“1″のときはEXF
CH信号を1″にすると共に外部ROM33からの命令
フェッチのサイクル(以下“外部フェッチサイクル”と
称す)を発生する動作をおこなう。外部バスインタフェ
ース29はEXFCH信号が“1”になると外部ROM
33から命令フェッチを行う動作を行う。内部アドレス
バス30の内容が外部アドレスバスに出力されコントロ
ール信号のうちのリード信号に同期して外付ROM33
から読み出された命令コードは外部データバスを介して
内部データバス31に人力され命令レジスタ23に人力
される。
制御ビット発生回路32は、タイミング制御回路27に
作用し、命令フェッチサイクルの制御を行う。
作用し、命令フェッチサイクルの制御を行う。
第5図は、アドレス判別回路26の詳細図である。
OR回路26にはEA端子入力、及び内部アドレスバス
30の12.13.14.15ビツトの信号が人力され
ており、出力はEXADR信号である。
30の12.13.14.15ビツトの信号が人力され
ており、出力はEXADR信号である。
第6図は、制御ビット発生回路32の詳細図である。制
御ビット発生回路32は2段ラッチで構成されており、
初期状態では、リセッ) (R3T)信号により“1#
にプリセットされる。制御ビット発生回路32の内容は
、CPUにより制御ビットアドレスが選択され、ライト
信号が出力されたクロックサイクルのクロックφ2に同
期して内部データバス31のビット0のデータを書き込
むことによって変更される。次のクロックφ1の立ち上
がりで制御ビット発生回路32の出力が変化する。
御ビット発生回路32は2段ラッチで構成されており、
初期状態では、リセッ) (R3T)信号により“1#
にプリセットされる。制御ビット発生回路32の内容は
、CPUにより制御ビットアドレスが選択され、ライト
信号が出力されたクロックサイクルのクロックφ2に同
期して内部データバス31のビット0のデータを書き込
むことによって変更される。次のクロックφ1の立ち上
がりで制御ビット発生回路32の出力が変化する。
なお、ラッチ275.276.277.278の内容の
初期値を“0”であり、2相のCPUクロックCK1、
CK2はそれぞれクロックφ1、φ2と同期して動作す
る。従ってCP 025は、CKI、CK2に同期して
動作する。
初期値を“0”であり、2相のCPUクロックCK1、
CK2はそれぞれクロックφ1、φ2と同期して動作す
る。従ってCP 025は、CKI、CK2に同期して
動作する。
第7図は、タイミング制御回路の詳細図である。
タイミング制御回路の動作を第8TI!Jのタイミング
チャートを用いて説明する。今、制御ビット発生回路3
2の出力FCNTRが“0”である場合を考える。
チャートを用いて説明する。今、制御ビット発生回路3
2の出力FCNTRが“0”である場合を考える。
タイミングT1でCPUより命令フェッチ制御信号FC
Hが“1”となり、PC22の内容が+1され“0FF
E、 ”となった場合を考える。な右、“0000.
”〜“0FFE、 ”は内蔵ROMに割当てられ
たアドレスである。EXADR信号は0”であるのでO
R回路270の出力は“0”、AND回路271の出力
は“0”となる。それ故に、EXFCH信号は0”のま
まである。
Hが“1”となり、PC22の内容が+1され“0FF
E、 ”となった場合を考える。な右、“0000.
”〜“0FFE、 ”は内蔵ROMに割当てられ
たアドレスである。EXADR信号は0”であるのでO
R回路270の出力は“0”、AND回路271の出力
は“0”となる。それ故に、EXFCH信号は0”のま
まである。
次にタイミングT3でCPU25は、制御ビット発生回
路32の書換え命令を実行する。CPLI25は内部デ
ータバス31のビット0に“1″を出力し、内部アドレ
スバス30が制御ビット発生回路32のアドレスを出力
すると制御ビット32が選択され、ANDゲート320
が、クロックφ2の立ち上がりで“1”となり、ラッチ
321が“14となる。次のタイミングT4のクロック
φ1の立ち上がりでラッチ322の出力FCNTRが“
1”となる。
路32の書換え命令を実行する。CPLI25は内部デ
ータバス31のビット0に“1″を出力し、内部アドレ
スバス30が制御ビット発生回路32のアドレスを出力
すると制御ビット32が選択され、ANDゲート320
が、クロックφ2の立ち上がりで“1”となり、ラッチ
321が“14となる。次のタイミングT4のクロック
φ1の立ち上がりでラッチ322の出力FCNTRが“
1”となる。
タイミングT、でFCH信号が1”になるとPC22の
内容が”0FFF、’“になる。“’0FFFn“′も
内部ROMのアドレスである。すると、OR回路270
の出力は“1”、AND回路271の出力は“1”とな
る。インバータ282の出力は“1”であるのでクロッ
クφ2の立ち上がりでRSラッチ275の出力は“1”
となる。また、OR回路283の出力が“1”、AND
回路284の出力が“0”となるためAND回路271
の出力が1の間、CKI、CK2はそれぞれ“1”、“
Onに固定されるためCP U25は動作を停止する。
内容が”0FFF、’“になる。“’0FFFn“′も
内部ROMのアドレスである。すると、OR回路270
の出力は“1”、AND回路271の出力は“1”とな
る。インバータ282の出力は“1”であるのでクロッ
クφ2の立ち上がりでRSラッチ275の出力は“1”
となる。また、OR回路283の出力が“1”、AND
回路284の出力が“0”となるためAND回路271
の出力が1の間、CKI、CK2はそれぞれ“1”、“
Onに固定されるためCP U25は動作を停止する。
AND回路281の出力EXFCHは“0”のままであ
るので、外部バスインタフェース29は動作しない。
るので、外部バスインタフェース29は動作しない。
タイミングT6のクロックφ1の立ち上がりでラッチ2
76の出力は1となる。NOR回路286の出力は1”
であるため、ラッチ277はクロックφ2の立ち上がり
で内容が“1”となる。
76の出力は1となる。NOR回路286の出力は1”
であるため、ラッチ277はクロックφ2の立ち上がり
で内容が“1”となる。
タイミングT、のクロックφ、の立ち上がりでラッチ2
78の内容が“1”となる。更に、タイミングT、のク
ロックφ2の立ち上がりで、AND回路273、OR回
路274の出力は“1”となるので、RSラッチ275
はリセットされ出力が“0”となる。また、NOR回路
286の出力は“0”となるためAND回路280の出
力は“0”となり、クロックφ2の立ち上がりでラッチ
277の出力は“0”となる。
78の内容が“1”となる。更に、タイミングT、のク
ロックφ2の立ち上がりで、AND回路273、OR回
路274の出力は“1”となるので、RSラッチ275
はリセットされ出力が“0”となる。また、NOR回路
286の出力は“0”となるためAND回路280の出
力は“0”となり、クロックφ2の立ち上がりでラッチ
277の出力は“0”となる。
タイミングT8のクロックφ1の立ち上がりでラッチ2
76.278の出力は0となる。また、FCH信号も“
0”となる。
76.278の出力は0となる。また、FCH信号も“
0”となる。
以上のように制御ビット発生回路32の出力FCNTR
が“1”のとき、内蔵ROMからの命令フェッチ時には
EXFCH信号は出力されないが命令フェッチ動作が3
クロツクサイクルとなり外部フェッチサイクルと同様に
なる。
が“1”のとき、内蔵ROMからの命令フェッチ時には
EXFCH信号は出力されないが命令フェッチ動作が3
クロツクサイクルとなり外部フェッチサイクルと同様に
なる。
タイミングT、では、AND回路271の出力は“0”
となるためCK1、CK2はクロックφ1゜φ2に同期
して出力されるため、CP [25は正常に動作する。
となるためCK1、CK2はクロックφ1゜φ2に同期
して出力されるため、CP [25は正常に動作する。
タイミングT、のクロックφ、の立ち上がりに同期して
FCH信号が1になると、PC22が+1され、内容が
“1000.”となる。“1000.”は外付ROMの
アドレスのためEXADR信号が“1”となる。すると
AND回路281の出力EXFCH信号が“1”となり
外部フェッチサイクルが起動される。
FCH信号が1になると、PC22が+1され、内容が
“1000.”となる。“1000.”は外付ROMの
アドレスのためEXADR信号が“1”となる。すると
AND回路281の出力EXFCH信号が“1”となり
外部フェッチサイクルが起動される。
タイミングT9〜Tl+の他の動作はタイミングTs−
T、の動作と同様であるため説明を省略する。従って、
制御ビット発生回路32が“1”のときの内蔵ROMか
らの命令フェッチ動作を外部フェッチサイクルと同様に
することができる。
T、の動作と同様であるため説明を省略する。従って、
制御ビット発生回路32が“1”のときの内蔵ROMか
らの命令フェッチ動作を外部フェッチサイクルと同様に
することができる。
また、EA端子が“1”のときは、命令フェッチ時の内
部アドレスバス30に無関係にEXADR信号が“1”
となりタイミングT、〜T11と同様の動作となり外部
フェッチサイクルが発生する。
部アドレスバス30に無関係にEXADR信号が“1”
となりタイミングT、〜T11と同様の動作となり外部
フェッチサイクルが発生する。
EA端子によって内蔵ROMすべてのアドレスについて
、命令フェッチ動作を外部フェッチサイクルと同様にす
ることができる。
、命令フェッチ動作を外部フェッチサイクルと同様にす
ることができる。
発明の詳細
な説明した様に、本発明は内蔵メモリのメモリアクセス
サイクルを外部メモリのメモリアクセスサイクルよりも
短い時間に設定する手段と、外部メモリのメモリアクセ
スサイクルと同じ時間に設定する手段と、これら二つの
手段を選択的に動作させる選択手段とを備えている。こ
のため、高速な内蔵メモリを有効に使用して高速動作が
出来ると共に、外部メモリ使用時のプログラム実行との
等時性も保てるという高性能なマイクロコンピュータを
本発明により得られる効果がある。
サイクルを外部メモリのメモリアクセスサイクルよりも
短い時間に設定する手段と、外部メモリのメモリアクセ
スサイクルと同じ時間に設定する手段と、これら二つの
手段を選択的に動作させる選択手段とを備えている。こ
のため、高速な内蔵メモリを有効に使用して高速動作が
出来ると共に、外部メモリ使用時のプログラム実行との
等時性も保てるという高性能なマイクロコンピュータを
本発明により得られる効果がある。
第1図は、本発明のメモリアクセス制御部を示すブロッ
ク図、 第2図は、第1図に示したメモリアクセス制御部のタイ
ミング発生回路の主要部の論理図、第3図は、メモリア
クセスタイミングを示すタイミング図、 第4図は、本発明の第2の実施例のマイクロコンピュー
タの構成図、 第5図は、アドレス判別回路の詳細図、第6図は、制御
ビット発生回路の構成の詳細図、第7図は、タイミング
制御回路の詳細図、第8図は、メモリアクセス制御のタ
イミング図である。 (主な参照番号) 1・・アドレスポインタ、 2・・内蔵メモリ、 3・・命令レジスタ、 4・・制御回路 5・・アドレス空間判別回路 6・・タイミング発生回路 7・・アドレスバスポート 8・・データバスポート 10・・アドレスバス、 11・・データバス、 21・・内蔵ROM。 22・・プログラムカウンタ、 23・・命令レジスタ、 25・・cpu。 26・・アドレス判別回路、 27・・タイミング制御回路、 29・・外部ハスインタフェース、 30・・内部アドレスバス、 31・・内部データバス、 32・・制御ビット発生回路、 33・・外付ROM 特許出願人 日本電気株式会社 代 理 人 弁理士 新居正彦 q 嫉 Oつ 綜 綜 区 O 減
ク図、 第2図は、第1図に示したメモリアクセス制御部のタイ
ミング発生回路の主要部の論理図、第3図は、メモリア
クセスタイミングを示すタイミング図、 第4図は、本発明の第2の実施例のマイクロコンピュー
タの構成図、 第5図は、アドレス判別回路の詳細図、第6図は、制御
ビット発生回路の構成の詳細図、第7図は、タイミング
制御回路の詳細図、第8図は、メモリアクセス制御のタ
イミング図である。 (主な参照番号) 1・・アドレスポインタ、 2・・内蔵メモリ、 3・・命令レジスタ、 4・・制御回路 5・・アドレス空間判別回路 6・・タイミング発生回路 7・・アドレスバスポート 8・・データバスポート 10・・アドレスバス、 11・・データバス、 21・・内蔵ROM。 22・・プログラムカウンタ、 23・・命令レジスタ、 25・・cpu。 26・・アドレス判別回路、 27・・タイミング制御回路、 29・・外部ハスインタフェース、 30・・内部アドレスバス、 31・・内部データバス、 32・・制御ビット発生回路、 33・・外付ROM 特許出願人 日本電気株式会社 代 理 人 弁理士 新居正彦 q 嫉 Oつ 綜 綜 区 O 減
Claims (1)
- 命令実行ユニットとメモリユニットを同一半導体基板上
に搭載してなるマイクロコンピュータにおいて、前記同
一基板上のメモリユニットへの書込みおよび読み出しに
要するメモリアクセスサイクルを、外部においたメモリ
ユニットへの書込み及び読み出しに要するメモリアクセ
スサイクルよりも短い時間に設定する第1の設定手段と
、前記外部においたメモリユニットへの書込み及び読み
出しに要するメモリアクセスサイクルと同じ時間に設定
する第2の設定手段と、前記第1、第2の設定手段とを
選択的に動作させる選択手段とを備えることを特徴とす
るマイクロコンピュータ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61-64348 | 1986-03-20 | ||
JP6434886 | 1986-03-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6312049A true JPS6312049A (ja) | 1988-01-19 |
JP2957177B2 JP2957177B2 (ja) | 1999-10-04 |
Family
ID=13255647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62067357A Expired - Lifetime JP2957177B2 (ja) | 1986-03-20 | 1987-03-20 | マイクロコンピユータ |
Country Status (4)
Country | Link |
---|---|
US (1) | US4870562A (ja) |
EP (1) | EP0238090B1 (ja) |
JP (1) | JP2957177B2 (ja) |
DE (1) | DE3752017T2 (ja) |
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JPH0383149A (ja) * | 1989-08-28 | 1991-04-09 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
JP2011529218A (ja) * | 2008-07-23 | 2011-12-01 | マイクロ モーション インコーポレイテッド | 外部メモリーへのアクセスを制御する処理システム |
JP2014013605A (ja) * | 2013-09-18 | 2014-01-23 | Micro Motion Inc | 外部メモリーへのアクセスを制御する処理システム |
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- 1987-03-20 EP EP87104094A patent/EP0238090B1/en not_active Expired - Lifetime
- 1987-03-20 US US07/028,513 patent/US4870562A/en not_active Expired - Lifetime
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