JPS5986355A - Communication line controller - Google Patents

Abstract

PURPOSE:To attain simulation of a failed line by providing another line control circuit as a loop test channel to make the loop test easy. CONSTITUTION:Line control circuit channels 12a, 12b are operated by the program control of a microprocessor 7, the channel 12b is not operated at a normal transmission and the A side input of the selector 14a is connected to an RD of the channel 12a. In case of loop test, the B side input of the selector 14a is connected to the RD of the channel 12a, the output of the channel 12a enters the channel 12b via a shift register 13a and processed and inputted to the channel 12a via a shift register 13b. The control code table for the channel 12b is changed by the program in the connection shown in Figure and the error in an optional transmission control code is simulated.

Description

【発明の詳細な説明】 〔発明の技術分野〕 仁の発す４は、通信回線を経てシステム間でデータ伝送
を行う場合の制御に関し、特に異常事態のシミュｖ　−
シＥ　ン（ｓｉｍｕｌａｔｉｏｎ、模＆）に関するもの
でめる。[Detailed Description of the Invention] [Technical Field of the Invention] 4 published by Hitoshi relates to control when transmitting data between systems via communication lines, especially for simulation of abnormal situations.
Contains things related to simulation.

〔従来技術〕[Prior art]

オ１図は従来の装置を示すブロック図で、図において＋
１１は中央処理装置（以下ＣＰＵと記す）、＋２１は入
出力チャネル、（３）は回線側ｆＩ１１装置、（４）は
モデムインタ７　ｘ　−ス（ＭＯＤＥＭ−ｉｎｔｅｒｆ
ａｃｅ　）　、＋５１はモデム（ＭＯＤＥｌｖｌ、ｍｏ
ｄｕｌａｔｏｒ　−ｄｅｍｏｄｕｌａｔｏｒ、変復調装
置、１．１６＋は通信回線である。Figure 1 is a block diagram showing a conventional device.
11 is a central processing unit (hereinafter referred to as CPU), +21 is an input/output channel, (3) is a line side fI11 device, (4) is a modem interface 7
ace), +51 is the modem (MODElvl, mo
dulator-demodulator, modem device, 1.16+ is a communication line.

通信回線（６）上の信号形態とＣＰＵ　ｆｉｌ内の信号
形態とは互に異なっているので、モデム＋５１において
信号形態の変換を行う。また回線制御装置（３）には、
モデムとの接Ｈｔ行うハードウニ゛／：タフエース、デ
ータビットのシリアル／パラレルの変換を行うＳＰ変換
器とＰＳ変換器、伝送制御キャラクタの生成回路とその
検出回路、キャラクタ同期を確立する回路等を含み、一
般にＵＳＡＲＴ（ｕｎｉｖｅｒｓａｌｓｙｎｃｈｒｏｎ
ｏｕｓ　ａｓｙｎｃｈｒｏｎｏｕｓ　ｒｅｃｅｉｖｅｒ
　ｔｒａｎｓｍｉｔｔｅｒ）と呼ばれるＬＳＩ　（この
ＬＳＩ’ｅ仮に回線制御回路という）が使用されている
。回線制御装置（３１、モデムインタフェース（４１、
モデム（５１は通信回線（６）ごとに設けられ入出力チ
ャネル（２）に対し並列に接続される。Since the signal format on the communication line (6) and the signal format in the CPU file are different from each other, the signal format is converted in the modem+51. In addition, the line control device (3) has
Hardware for connection with the modem: Tough Ace, SP converter and PS converter for serial/parallel conversion of data bits, transmission control character generation circuit and its detection circuit, circuit for establishing character synchronization, etc. , generally USART (universal synchron
asynchronous receiver
An LSI called a transmitter (hereinafter referred to as a line control circuit) is used. Line control device (31, modem interface (41,
A modem (51) is provided for each communication line (6) and connected in parallel to the input/output channel (2).

通信回線（６）によってデータ伝送を行うには、ハード
ウェア的には第１図に示す各階層が存在し、ソフトウェ
ア的には通信手順を実行する各階層が存在するが、この
通信手順の実行はＣＰＵ　（１１内のプログラムに従っ
て行われる。In order to transmit data through the communication line (6), each layer shown in Figure 1 exists in terms of hardware, and each layer that executes a communication procedure exists in terms of software. is performed according to a program in the CPU (11).

以上の各階層のうちモデム（５）との接続を行うハード
ウェアインタフェースはＥＩＡ規格Ｒ８２３２Ｃで、通
信手順に関してはＩＳＯ規格１７４５で、それぞれ国際
的に規格化されているので、互に仕様の異なる計算機シ
ステム間でデータを交換することができる。Among the above layers, the hardware interface for connection with the modem (5) is EIA standard R8232C, and the communication procedure is ISO standard 1745, which are both internationally standardized, so computers with different specifications can be used. Data can be exchanged between systems.

他の会社の削算楼システムとの間で通信回線を介してデ
ータ伝送を行うような場合は、責任の分界を明瞭にしな
ければならぬ。このような意味で、通信回線制御装置に
おいて不具合が発生すると、故障原因の切分けの為、折
返し伝送試験を行うのが一般的であった。If data is to be transmitted via a communication line with another company's system, the demarcation of responsibility must be made clear. In this sense, when a malfunction occurs in a communication line control device, it has been common practice to perform a return transmission test to isolate the cause of the failure.

第２図は折返し伝送試験の為の接続例を示すブロック図
で、（３ａ）、（３ｂ）はそれぞれ回線制御装置、（４
ａ）、（４ｂ）はそれぞれモデムインタフェース、（５
ａ）。Figure 2 is a block diagram showing a connection example for a loopback transmission test, in which (3a) and (3b) are the line control device and (4), respectively.
a) and (4b) are modem interfaces, (5
a).

（５ｂ）はそれぞれモデム、（６）は第１図の（６）と
同じく通信回線である。１だ、モデム（５ａ）、（５ｂ
）内のＤＣ部は信号形態が直流の宙、圧レベルによって
「１」。(5b) is a modem, and (6) is a communication line like (6) in FIG. 1, modem (5a), (5b
) The DC part in ) has a signal form of DC, and is set to "1" depending on the pressure level.

「０」を表している部分、Ａ０部は、■部の信号で搬送
波を変調した形態の信号になっている部分である。符号
（５１）、（５２，１，（５３）で示す点線は回線制御
装置（３９）側から試験する場合の折返し接続点である
。　（５Ｉ）、（５２）、（５３）のいずれかを接続し
、回線制御装置（３ａ）から信号を送出し、同一信号が
受信されれば、折９返し接続点までは正常に動作すると
判定した。The portion representing "0", the A0 portion, is a signal in which the carrier wave is modulated by the signal in the ■ portion. The dotted lines indicated by symbols (51), (52, 1, and (53)) are return connection points when testing from the line control device (39) side. Once connected, a signal is sent from the line control device (3a), and if the same signal is received, it is determined that normal operation is possible up to the connection point.

以上のような折返し伝送試験ではノ・−ドウエア的な障
害は検出できるが、通信手順に起因するソフトウェア的
な障害は検出できないという欠点があった。また第３図
に示すように回線制御装置（３ａ）に同一構成の回線制
御装置（３Ｃ）をモデムインタフェース（４）を介して
接続して試験する方法では、回線上の信号遅延や異常状
態のシミュレーションを実行することができないという
欠点があった。Although the loopback transmission test described above can detect hardware failures, it has the disadvantage that it cannot detect software failures caused by communication procedures. Furthermore, as shown in Fig. 3, the method of testing by connecting the line control device (3C) with the same configuration to the line control device (3a) via the modem interface (4) does not detect signal delays or abnormal conditions on the line. The drawback was that simulations could not be performed.

〔発明の概要〕[Summary of the invention]

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、マイクロプロセッサによってプロ
グラム制御される回線制御回路を２回路設け、オｌの回
線制御回路は通常の伝送制御に使用され、第２の回線制
御回路は折返しテストの伝送制御に使用されるようにし
た。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and has two line control circuits that are program-controlled by a microprocessor, and the other line control circuit is not used for normal transmission control. , the second line control circuit is used for transmission control of loopback tests.

すなわち、オｌの回線制御回路の出力を遅延装置に入力
して通信回線上の伝送による遅延をシミュレートする遅
延を占えた後第２の回線制御回路の入力とし、第２の回
線制御回路の出力を遅延装置に入力して通信１翁１−ヒ
の伝送による遅延をシミュレートする４　＋−ＴＥ−ｅ
与えた後、セレクタの一方の入力とし、セレクタの他方
の入力は通常の伝送によりモデノ・インタフェースから
出力したデータとし、折返しＷＡ暉の際は第２の同体制
御１−１路のｄ″１力が、遅延装置とセレクタとを経て
第１の回線制御回路の入力となるように接続したもので
ある。このような接１１ｆｔ、　において、第２の回線
制御回路のプロプラム制御により異常状態をシミュレー
トすることができる。以下この発明の実施ＩＩ／１１を
図面について説明する。That is, the output of the first line control circuit is input to a delay device to account for the delay that simulates the transmission delay on the communication line, and then input to the second line control circuit. Input the output to the delay device to simulate the delay due to transmission of communication 1-1-hi 4 +-TE-e
After that, it is input to one side of the selector, and the other input of the selector is the data output from the modeno interface by normal transmission, and when returning WA, it is the d″1 force of the second body control path 1-1. is connected to become the input of the first line control circuit via a delay device and a selector.At such a connection, an abnormal state is simulated by program control of the second line control circuit. Embodiment II/11 of the present invention will be described below with reference to the drawings.

〔発り４の実施例〕 第４図をよこの発明の一実施世１を示すブロック図で、
図において（７）はマイクロプロセッサ、（８１はｉｔ
ＯＭ　（ｒｅａｄ　−ｏｎｌｙ−ｍｅｍｏｒｙ　）　、
　ｔ９１はＲＡＭ　（ｒａｎｄｏｍａｃｃｅｓｓ　ｍｅ
ｎ＋ｏｒｙ）　、　１１１１はチャネルインタフェース
Ａ１旧）はチャネルインタフェースＢ　ｓ　　（１２ａ
　）　’ｒＪ、　’□’ｌの回線制御回路（以下チャネ
ルＡという）、（１２ｂ）は第２の回＃　ｆｆｆ制御回
路（以下チャネルＢという）、（１３ａ）はオｌのシフ
トレジスタ（一般的にはオｌの遅延装置）、（１３ｂ）
は第２のシフトレジスタ（一般的には第２の遅延装置）
　、Ｄ４ａ）はセレクタ、（１５）はモデムインタフェ
ースである。[Embodiment 4] Figure 4 is a block diagram showing the first embodiment of this invention.
In the figure, (7) is a microprocessor, (81 is an it
OM (read-only-memory),
t91 is RAM (random access me
n+ory), 1111 is channel interface A1 old) is channel interface B s (12a
) 'rJ, '□'l line control circuit (hereinafter referred to as channel A), (12b) is the second circuit #fff control circuit (hereinafter referred to as channel B), (13a) is the shift register (general (13b)
is the second shift register (generally the second delay device)
, D4a) is a selector, and (15) is a modem interface.

チャネ＃Ａ　（１２ａ）、　Ｂ（１２ｂ）においてＳＤ
はデータ出力端子、ＲＤはデータ入力端子を表す。SD in channel #A (12a), B (12b)
represents a data output terminal, and RD represents a data input terminal.

チャネルＡ　（１２ａ）、　Ｂ（１２ｂ）は共にＵＳＡ
ＲＴで、マイクロプロセッサ（７）のプログラム制御に
よって動作し、そのプログラムはＲＯＭ　＋８１中に格
納され、ＲＡ　Ｍ　（９１はプログラムの実行に必要な
データ或はプログラムの実行によって発生したデータを
格納する。チャネルインタフェースＡ　（１０）、　Ｂ
（１１）はそれぞれのチャネルＡ　（１２ａ）、　Ｂ（
１２ｂ）に対するインタフェースとなる。モデムインタ
フェース（１５）ｉｊドライバ、レシーバ（ｄｒｉｖｅ
ｒ、　ｒｅｃｅｉｖｅｒ）　　ｋ含む。Channels A (12a) and B (12b) are both USA
The RT operates under the program control of a microprocessor (7), and the program is stored in the ROM +81, and the RAM (91) stores data necessary for executing the program or data generated by executing the program. Channel interface A (10), B
(11) is for each channel A (12a), B(
12b). Modem interface (15) ij driver, receiver (drive
r, receiver) k.

通常の伝送ではチャネルＢ　（１２ｂ）は動作せず、セ
レクタ（１４ａ）はＡ個入力をチャネルＡ（１２ａ）の
ＲＤに接続する。折返し試験の場合セレクタ（１４ａ）
はＢ個入力をチャネルＡ　（１２ａ）のＲＤに接続する
のテ、チャネルＡ（１２ａ、）がらの出力データはシフ
トレジスタ（１３ａ）ヲ経てチャネルＢ（１２ｂ）ニ入
す、此処で処理されてシフトレジスタ（１３ｂ）ｆ、（
経てチャネルＡ　（１２ａ）に大刀される。In normal transmission, channel B (12b) does not operate, and the selector (14a) connects A inputs to the RD of channel A (12a). Selector (14a) for return test
connects B inputs to the RD of channel A (12a), and the output data from channel A (12a,) goes through the shift register (13a) to channel B (12b), where it is processed. Shift register (13b) f, (
After that, it is transferred to Channel A (12a).

更に詳細に言えば、チャネルＡ　（ｉ２ａ）、　Ｂ（１
２ｂ）に入出力する信号はデータだけでないので、それ
らに相当する侶号純の接続は第５図に示す如くなる。第
５図において第４図と同一符号は同一部分を示し・　（
１４ｃ）、（１４ｄ）はそれぞれセレクタである。More specifically, channels A (i2a), B (1
Since the signals input and output to 2b) are not only data, the corresponding connections are as shown in FIG. In Fig. 5, the same symbols as in Fig. 4 indicate the same parts. (
14c) and (14d) are selectors, respectively.

なおシフトレジスタ（１３ａ）、（１３ｂ）の直列信号
久方端子はＩ、直列信号出方端子は０．クロック信号入
力端子はＣＬＫで示す。シフトレジスタによる遅延時間
は段数とクロック１８号の周期によって定寸る。上記段
数はプログラムによって開側１することができる。Note that the serial signal output terminals of the shift registers (13a) and (13b) are I, and the serial signal output terminals are 0. The clock signal input terminal is indicated by CLK. The delay time due to the shift register is determined by the number of stages and the cycle of clock No. 18. The above number of stages can be changed to 1 on the open side by a program.

第４図の接続では、伝送路に発生する伝送誤りをシミュ
レートすべくプログラムによってチャネルＢ　（１２ｂ
）における誤り制御用のＣＲＣの生成多項式を変更する
ことができる。また伝送制御手順で使用される制御コー
ドはマイクロプロセッサ（７）で解読され、生成される
ため、チャネル３３　（１２ｂ）用の制御コードテーブ
ルをプログラムで変更することによって、任意の伝送制
御コードの誤りをシミュレートすることができる。In the connection shown in Figure 4, channel B (12b
) can change the CRC generating polynomial for error control. Furthermore, since the control codes used in the transmission control procedure are decoded and generated by the microprocessor (7), by changing the control code table for channel 33 (12b) using a program, it is possible to eliminate errors in any transmission control code. can be simulated.

なお上記実施例では、同期式の回線制御装置の例につい
て説明したが、この発明は調歩式の回線制御装置に対し
ても有効に適用することができる。In the above embodiment, an example of a synchronous line control device has been described, but the present invention can also be effectively applied to a start-stop type line control device.

〔発明の効果〕〔Effect of the invention〕

以上のごとくこの発明によれば、第２の回線制御回路（
１２ｂ）　ｅ折返し試験用のチャネルとして設けたため
、折返し試験が容易になり、回訓の異常状態のシミュレ
ーションがｂ］能となった。なお、ｌチップ内にＵＳＡ
ＲＴが２チヤネル収納込れているものを使用すればハー
ドウニ′ｒの答績、町量９価格等の増加を小さくして、
障害時の故嘩追求時間を著しく短縮することができる。As described above, according to the present invention, the second line control circuit (
12b) Since it was provided as a channel for the e-return test, the re-return test became easy and the simulation of abnormal conditions during training became b] possible. In addition, there is a USA in the l chip.
If you use one that contains two RT channels, you can reduce the increase in hard sea urchin'r results, town amount 9 prices, etc.
It is possible to significantly shorten the time required to pursue a dispute in the event of a failure.

【図面の簡単な説明】[Brief explanation of drawings]

閏・１図は従来の装置を示すブロック図、第２図は折返
し伝送試験の為の従来の接続例を示すブロック図、第３
図は折返し伝送試験の為、別の回線制御装ぼを接続した
ブロック図、第４１ｙ１はこの発明の一実施例を示すブ
ロック図、第５図は第４図中の一部分の＃−＃４１ｆを
示す接続図である。 （７）・・・マイクロプロセッサ、（１２ａ）・・・オ
ｌの回線制御回路、（１２ｂ）　・・・−］−２の回線
制御回路、（１３ａ）・・・オｌの遅延装置、（１３ｂ
）・・・第２の遅延装置、（１４ａ）・・・セレクタ。 なお、図中同一符号は同−又は和尚部分を示す。 代理人　　葛　　野　　イロ　　−Figure 1 is a block diagram showing a conventional device, Figure 2 is a block diagram showing a conventional connection example for loopback transmission testing, and Figure 3 is a block diagram showing a conventional connection example for loopback transmission testing.
The figure is a block diagram in which another line control device is connected for a return transmission test, No. 41y1 is a block diagram showing an embodiment of the present invention, and FIG. FIG. (7)...Microprocessor, (12a)...Ol line control circuit, (12b)...-]-2 line control circuit, (13a)...Ol delay device, ( 13b
)...Second delay device, (14a)...Selector. Note that the same reference numerals in the figures indicate the same or similar parts. Agent Iroh Kuzuno −

Claims (1)

【特許請求の範囲】[Claims] モデム（変復調装置）を介し通信回線を経て行うデータ
伝送を制御する通信回線制御装置において、マイクロプ
ロセッサによりプログラム制御されるオｌの回線制御回
路と、この’３・ｔの回線制御回路のデータ出力をモデ
ムインタフェースに入力すると共に並列にオｌの遅延装
置に入力する手段と、上記オｌの回線制御回路と同一の
基板に装着され上記マイクロプロセッサによりプログラ
ム制御されるツ・２の回線制御回路と、この第２０回線
制御回路のデータ出力を第２の遅延装置Ｎに入力する手
段と、上記オｌの遅延装置において所定時間の遅延を受
けたデータ出力を上記第２の回線制御回路に入力する手
段と、上記ニア２の遅延装置において所定時間の遅延を
受けたデータ出力又は上記モデムインタフェースからの
データ出力のいずれかを切換えて上記−７ｔの回線制御
回路に入力する手段と、上記マイクロプロセッサのプロ
グラム制御により上記第２の回線制御回路において回線
の障害状態をシミュレート（模擬）する手段とを備えた
ことを特徴とする通信回線制御装置。In a communication line control device that controls data transmission via a communication line via a modem (modulator/demodulator), the first line control circuit is program-controlled by a microprocessor, and the data output of this '3.T line control circuit. means for inputting the same into the modem interface and in parallel to the first delay device; and two line control circuits mounted on the same board as the first line control circuit and program-controlled by the microprocessor. , a means for inputting the data output of this 20th line control circuit to a second delay device N, and a means for inputting the data output delayed by a predetermined time in the second delay device to the second line control circuit. means for switching either the data output delayed by a predetermined time in the near 2 delay device or the data output from the modem interface and inputting it to the -7t line control circuit; A communication line control device comprising: means for simulating a line failure state in the second line control circuit under program control.