JPS60152056A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体記憶装置に係り、特に大規模な半導体メ
モリに好適なメモリセルの構造に関するものである。

〔発明の背景〕

大規模半導体メモリ［おいては、大規模化のためメモリ
セルとしては最も素子数の少ない１個のトランジスタと
１個のキャパシターからなる１トランジスタ型メモリセ
ルが用いられている。実際の半導体メモリではメモリセ
ルを多数重＠してメモリアレーを構成するが、大別して
開放ビット線構成と折り返しビット線構成の２つの方式
がある。

第１図に折り返しビット線方式のメモリアレーの一部の
平面図の一例を示す。また、第４図のＡ−Ａ’断面を第
２図に示す。通’）ｉ、２０Ｇ−以上の厚いフィールド
酸化膜２０１に囲まれた活性領域１０１の一部がキャパ
シタを構成するため、ｐｏｌｙ８１２０２から成るプレ
ー）１０２で覆われている。

スイッチトランジスタを形成する部分と、シリコン基板
上のドレイン２０３へビットＩＩｊ！１０３のＡｔ電極
２０４を接続するコンタクト穴１０４０部分のｐｏｌｙ
　Ｓｔ　２０２は選択的に除去されており、この部分に
ワード線１０５として、例えばＷなどの高融点金属が結
締され、スイッチトランジスタのゲート２０５を形成し
ている。ここで半導体基のＳ　ｉ　Ｏｓ　と５ｉｓＮａ
からなる多層絶縁膜２０７があ１９ｉ２０２　上には厚
さ約２００＃のＳｉ０，２ｏＢがあり、Ａｔ電極２０４
の下にはＰＳＧ（リン硅酸ガラス）２０９があり、それ
ぞれプレート１０２とワード線１０５、ワード線１０５
とビット線１０３を電気的に分離している。

第１図、第２図かられかるように従来のメモリセルでは
、メモリ情報を蓄積するキャパシタおよびスイッチトラ
ンジスタは半導体基板表面に平面的に配置されている。

すなわち、キャパシタの絶縁膜およびスイッチトランジ
スタのゲート絶縁膜は半導体基板の平面上に形成されて
いる。そのため、１メモリセル当りの占める面積を縮少
するためＫは、それらの面積を縮少しなければならない
。

しかし、その縮少には限界があり、要因の一つはキャパ
シターの容量値としである値以上必要なことである。そ
の値は、パッケージ等に含まれる放射性原子から放出さ
れるα粒子により半導体基板内に電荷が発生させられる
ことＫよるメモリ動作の誤動作を防止するため、またメ
モリを正常動作させるのに必要な信号量等から算出され
るが、最小でも５０ｆＦ前後の容量値が必要とされる。

したがって、例えば１５磨の８１０ｇ膜を絶縁膜とする
キャパシタでは、その面積が約２５μｍ１以上必要とな
り、メモリセル面積は、それにスイッチトランジスタ面
積、素子分離領域などを加えｋものとなる。また、キャ
パシタの絶縁膜厚を薄くすることＫより、同じ容量値を
得るための面積は小さくできるが、キャパシタの絶縁耐
圧の低下が問題となる。

また、キャパシタの平面々積を大きくしないで大きい容
量値を得るため、ＳＩ基板の表面に溝な形成し、その溝
側面をもキャパシタに利用する方法（たとえ−ｄ　Ｈ−
Ｓｕｎａｍｉ他、ＩＥＫＥＥｌｅｃｔｒｏｎＤｅｖｉｃ
ｅ　Ｌｅ　ｔｔｅｒｓ　、Ｖｏｌ　、ＢＤＬ４　、　Ａ
　４．ページ９０〜９１．１９８３年４月発行を参照）
も提案されている。しかし、その場合、隣接するキャパ
シタ間の素子分離領域の半導体基板表面近傍では通常チ
ャンネルストッパーとして半導体基板と同電導型の不純
物が導入され、不純物濃度が高くなっているが、半導体
表面から深い所では、不純物濃度が低くなっており、隣
接するキャパシタ間でリーン電流が大きくなる。このリ
ーク電流をメモリの正常動作を確保するまで小さくする
には、キャパシタを構成する溝と溝の距離をある値以上
にする必要がある。例えば半導体基板をＰ型１０ｇ・α
Ｓｉ基板とすると、その距離は２〜３μｍ以上が必要と
なり、キャパシタをこれ以上近ずけてメモリセルを配置
するのは難しいという欠点がある。

つぎに１スイツチトランジスタについては、例えば電源
電圧を現在通常用いられている５ｖとすると、チャンネ
ル幅やチャンネル長が短かくなるＫしたがい、それらの
寸法九対するトランジスタのしきい電圧の変動が大きく
なる狭チャンネル効果や短チヤネル効果が生じ、さらに
１　ドレイン近傍で発生するホットキャリアによるトラ
ンジスタ特性の劣化のため、チャネル長やチャネル幅は
約１μｍ以下にするのが困難であり、ソース、ドレイン
やコンタクト穴、素子分離領域を考えると６〜９μｍ１
以下にすることが困難である。

以上、従来のメモリセル構造について述べたように１従
来の構造ではキャパシタ？スイッチトランジスタの絶縁
膜が半導体表面に平面的に配置されていることＫより、
メモリセルの占有面積の縮゛少に大きな障害となってい
た。

上記の例では折り返しビット線構成の場合について述べ
たが、開放ビット線構成の場合も事情は同じである。

〔発明の目的〕

本発明の目的は、上記従来の問題を解決し、たとえば１
メガビット以上のダイナミックメモリなどの大規模メ七
り？実現することができる、半導体基板上の平面々積が
小さいメモ゛リセルの構造を提供することである。

〔発明の概要〕 上記めように１従来の１トランジスタ型メモリセルはス
イッチトランジスタとキャパシタが半導体基板表面に平
面的に配置されており、それらの素子の占める面積が電
気的特性の制約によりある値以下忙することが不可能で
ある。本発明はそれらの素子を半導体基板表面に垂直に
設け、さら妬半導体基板表面に形成した柱状突起にトラ
ンジスタとキャパシタを集積し、１本の上記柱状突起に
１ビツトのメモリセルを形成したものである。また、Ｓ
ｌｌを形成し、その溝を多結晶５ｉＪＰＳＩＯ門などで
埋め込んで素子分離を行ない、埋め込んだ多結晶Ｓｌな
どの導電材料を、キャパシタのプレート電極として用い
る。したがって、メモリアレ一部の素子分離の深さが深
いため従来のＳＩＮを形成したメモリセルのような隣接
するキャパシタク ー間のり一立電流を小さくすることができる。さらには
、スイッチトランジスタの分離領域は平面的に見るとキ
ャパシタ分離領域と重なっており、分離領域の平面面積
も著るしく減少される。

〔発明の実施例〕

以下、本発明の実施例を詳細に説明する。

実施例１゜ 本実施例のメモリセルの製造過程における断面構造を第
３図に１また得られたメモリセルの平面構造を第４図に
示す。

まずＰ型１０Ω・儂の８１基板３０１上に熱酸化法によ
り厚さ２０ｐのＳｔＯ，膜３０２、その上ＫＣＶＤ法（
化学蒸着法）Ｋより厚さ１２０＃ノ５ｆｓＮｉ膜３０３
、さらＫその上ＫＣＶＤ法により厚さ１μｍのＳ’１０
ｍ膜３０４全３０４る。その後、通常のホトエツチング
法により、突起パターン４０１のホトレジストパターン
を８＋０．３ｏ４上に設け、ＣＨＦ、ガスを用いて、上
記ホトレジストをマスクとしてｓｔｏｗ　３０４．８ｊ
ｊ　Ｎ、　３０３゜ＳｉＯ自３０２をドライエツチング
した。その後、さらＫＳｒＯｔａｏ４をマスクＫｌ、テ
Ｓ　ｌ基板３０１を５μｍの深さまで、ＣＣＬ−＋Ｃｈ
ガスを用いてドライエツチングし、Ｓｉの柱状突起３０
０を形成し皮。（第３図（ａ）） ＳＩエツチングの際、ＳｉＯ諺３０４をマスクにしたの
は、通常のホトレジストでは、５μｍの深さまでドライ
エツチング中に１ホトレジストもエツチングされ消失す
る場合があるためてるる。したがって、ＳＩのドライエ
ツチングのガスとしてＯ。

ガスを多く含まないガスたとえばＮＦ、　、　ＳＦ・な
どを用い、さらＫは、レジスト材料としてドライエッチ
耐性の高いものを用いれば８１０１３０４は必ずしも必
要ではない。

つぎに通常のホトエツチングにより、メそリセル部をホ
トレジストで被覆し、メモリの周辺回路部のＳｔｏｗ　
３０４，５ｌｓＮａ　ａ０３，５ｔｏｌ　３ｏ２　を除
去した。

５１０ｍ３ｏ４をウェットエツチングして除去し、さら
に１上記ドライエツチングの際＋ｃｓ１３０１０表面や
側面が受けた損傷を除くためウェットエツチングで３ｉ
３０１を約０．１μｍエツチングした。

その後再び熱酸化法により２０ｓｍの５ｔｏｔａｏｓを
５１３０１の懺面に形成し、さらＫその上にＣＶＤ法に
より５０ｓｍの５ｉｓＮａ３０６を形成した。

（第３図（ｂ））そののち、通常のホトエツチング法に
より、メモリの周辺回路の能動領域にホトレジストパタ
ーンを形成し、ＣＦ４ガスを用いＳ　ｌ　ｍ　ｌ”ｊａ
３０６を異方性エツチングで５０ｓｍ分エツチングした
。（第３図（Ｃ））このとき、メモリセル部の８１の突
起の側面および上面は５ｉｓＮａ３０６゜３０７で覆わ
れ、溝の底の５０ｓｍのＳｉｎ　Ｎａ　３０６は除去さ
れた。その後、メモリセル部の溝のｈｌおよび、周辺回
路のアイソワーフ１フ部にＢＦ、イオンを２５ＫｔＶで
５　Ｘ　１０’″ｃＲ−”　ｆ）　）’　−、Ｉ：量イ
オン打ち込みして、寄生チャネルのチャネルストッパー
を形成した。このときイオン打ち込みは８１基板表面か
ら垂直に行なった。また、ＢＦ、イオンなりイオンの変
わりに用いたのはメモリセル部の８１の突起上の約ｉｏ
ｏ〜１２０声の５ｌｓＮａ３０７をイオン打ち込みのス
トッパとしたためである。

つぎ忙周辺回路部のホトレジストを除去し、１０５０℃
のウェット酸素中で０．５μｍ゛μｍ化し、メモリセル
部の溝の底および周辺回路のアイソレージ璽ン部ＫＳｆ
Ｏ＊３ｏ８を形成し、１６０℃の熱リン酸で８１ｓ　Ｎ
ａ　３０７．３０６を除去し、さらＫＳ　ｉ　ａ　Ｎ４
膜の下の５ｌｏｔ　３０２，３０４をウェットエツチン
グした。（第３図（ｄ））　シかる後、キャパシタの絶
縁膜としてｓ　ｔ　ｏｔと８１１Ｎ４の重ね膜３０９を
形成した。本実施側では、とのＪ［＃′ｉｌｏ鴎の熱酸
化によるＳｔＯ，と、１０ｓｍのＣＶＤ法による８１ｓ
Ｎ＋膜とを用いたが、キャパシタの容量と、絶縁耐圧を
勘案し、他の膜厚に設定しても良い。

また、材料としては、上記の熱酸化膜、ＣＶＤ法による
５ｉｓＮａ以外にもＴａｍｅｓなどの金属酸化膜や、熱
窒化膜、ＣＶＤ法による５ｌｏｔ膜など各種の絶縁膜な
ど、またそれらの適当な組み合せＫよる多層構造の膜を
用いることもできる。上記絶縁膜３０９を形成した後、
多結晶８１３１０を２μｍの厚さまでＣＶＤ法で堆積し
た。本実施例では、メモリセル部の溝の最大幅は２μｍ
であったので、ｂ＋ｍ以上の多結晶５ｉ３１０を堆積す
ること妃より溝内を埋めることができる。したがって、
２μｍ堆積したことにより、ｔｌは表面は平坦となりた
。

つぎに、　ＳＦｓＦ２ガスい、ドライエツチングで多結
晶５Ｉ３１０を３μｍの厚さだけ異方性エツチングした
。これによりメモリセル部の溝に多結晶８１３１０を第
３図（ｅ）のように残すことができ、多結晶８１３１０
の表面は、Ｓｉの突起の上面から約ｔｊＩｍ（第３図（
ｅ）のｔＫ示す）下になる。この寸法が、はぼスイッチ
トランジスタのゲート長さになる。本実施例では多結晶
Ｓ１のドライエツチングで、スイッチトランジスタのゲ
ート長に肖る長さを決定する方法を用いたが、多結晶Ｓ
ｉをドライエッチで平坦化（Ｓｉ突起の上面と多結晶Ｓ
ｔ衣表面高さをほぼ等しくする）した後、熱酸化とその
酸化膜のウェットエツチングをくり返すととＫより、多
結晶Ｓｉの表面を下にさげ、ゲート長を決定することも
できる。しかる後、多結晶Ｓ　ｉ　３１０　Ｋ、　ＰＯ
ＣＬｍガスをソースガスとして、熱拡散法によりリンを
拡散し、導電性を持たせキャパシタのプレート電極と弓
た。つぎに１多結晶Ｓｌ上に熱酸化法により、０．２ｎ
ｍのＳｉｎ、３１１を形成した（第３図（ｅ））。その
後、メモリセル部の突起表面で、多結晶Ｓ　ｉ　３１０
および５ｉｆｔ３１１で被覆されていない部分のｓ　ｔ
　ｏｓとＳ　ｉ　ｓ　Ｎ４の重ね膜および周辺回路部の
上記重ね膜を除去し、周辺回路のゲート絶縁膜およびス
イッチトランジスタのゲート絶縁膜として、２０顛の５
ｉＯ１３１２を熱酸化法により形成し、トランジスタの
しきい電圧制御のためボロンなイオン打ち込みしたのち
、へ その上にゲート電極として３００声のｐｏｌｙ　８１３
１３をＣＶＤ法により被着し、前記の熱拡散法と同様に
リンを拡散して導電性を持たせた。その後通常のホトエ
ツチングにより、多結晶Ｓｌ上にホトレジストパターン
を形成し、多結晶Ｓ１をＳＦｓＦ２ガス方性ドライエツ
チングして多結晶Ｓｔメモリセル部のワード線４０２を
形成した。

（第３図（ｆ））ここでワード線のパターンは第４図の
斜線で示したパターンであるが、多結晶Ｓｌを異方性エ
ツチングするため第３図（ｆ）に示すようＫＳｌの突起
の側面に多結晶５Ｉ３１４が残り、ワード線をメモリセ
ル内で連続的に接続することができる。なお本実施例で
はワード線の材料としては多結晶Ｓｔを用いたが、それ
以外ｉｃ　Ｍｏ、　Ｓ　Ｉ　。

Ｔａ＊Ｓｉなどのシリサイド膜あるいはそれらの重ね膜
、さらＫはＷ、Ｍｏなどの高融点金属を用いることもで
きる。つぎに１スイツチトランジスタのドレインおよび
周辺回路のトランジスタのソース、ドレインとして、Ａ
８を８ＱＫｔＶで５刈０１１ｃｒｎ″′イオン打ち込み
してｎ型高濃度層３１５を形成し、その後、ＣＶＤ法で
ＰＳＧ膜（リン硅酸ガラス）３１６をｌｎｍの厚さ形成
し、ＣＨＦ５ガスに２よる異方性エッチを行ない第３図
（ロ）ＩＫ示すようにメモリセル部の表面を平坦化する
。その後、パッジページ■ン膜として０．５μｍのＰＳ
Ｇ膜３１７を形成し、コンタクト穴パターン４０３によ
りコンタクトの形成、さらにビット線４０４としてＡｔ
３１８のパターンの形成を行ない、半導体メモリを製造
した。なお第３図に示したのは第４図のＡ−Ａ’断面で
ある。本実施例は第４図からもわかるように折り返しビ
ット構成のメモリセルである。

本実施例では、最小パターン寸法１μｍのパターンルー
ルを用いて設計したものであるが、１メモリセルの平面
々積は約１５μｍ”以下と従来の数１０ａｍ”に比べ非
常に小さくなっている。

なお、開放ビット構成にすると、その平面図を第５図に
示すが、１メモリセルの面積はさらに小さくでき、約ｌ
Ｏμｍ！以下にすることができる。

第５図で５０１が突起パターン、５０２がワード線５０
３がコンタクト穴、５０４がビット様である。

実施例２゜ 上記の実施例１では、メモリセルのスイッチトランジス
タのゲートが、Ｓｌ突起の周辺全部になっていた。その
ため、ワード線と基板の寄生容量がやや大きくなってし
まう恐れがある。それを改善するため、８１の突起周辺
の一部をゲートＫしたのが本実施例である。第６図にそ
の平面図を示し、第７図に第６図のＡ−Ａ’断面構造を
示す。第６図において６０１が突起パターン、６０２が
ワード線、６０３がコンタクト穴、６０４がビット線で
ある。本実施例は折り返しビット構成を示しているが、
実施例１と同様開放ビット構成にすることもできる。第
７図を用い製造方法を以下に説明する。第３図（ｅｌま
での製造工程は実施例］と同じである。その後、スイッ
チトランジスタのグー）Ｓ’１Ｏｔ７０１　を形成した
後、トランジスタのしきＩ／１′ＩＩＬ圧制御のだめの
ボロンをイオン打ち込みし、その後、周辺回路部はホト
レジストをマスクにし、メモリセル部だけドレインとな
るｎ形高濃度不純物層７０３としてＡｓ　をイオン打ち
込みし、さらにメそりセル部の第７図（＊＞ＶＣ示すよ
うに斜め方向からボロンをイオン打ち込みました。これ
は、突起周辺の寄生チャネルの発生を防止するためであ
る。その後、ホトレジストを除去し、ｐｏｌｙ　８１７
０２を３００　ｎｍ　ＣＶＤ法で被着し、通常のホトエ
ツチング法によりｐｏｌｙ　８１を加工してスイッチト
ランジスタのゲートを形成した。ただし、このｐｏｌｙ
　８１の加工では、ＣＦ４ガスを用いて等方性プラズマ
エッチを行なった。そのため突起周辺でマスクのない所
のｐｏｌｙ　８１は除去された。しかる後、周辺回路の
トランジスタのソース、ドレインＫｎ型高濃度不純物Ａ
ｓ　をイオン打ち込みして第１の実施例と同じ工程に従
い第７図（ｂ＞　Ｉｔｃ示す半導体メモリを製造した。

本半導体素子は第１の実“雄側に比ベワード線の寄生容
量が減らすことができた。

なお、本実施例ではメモリセル部のスイッチトランジス
タのゲート長をプレートの多結晶８１の突起上面からの
エツチング量（第３図（ｅ）のｔ）で規定するため、ゲ
ート電極７０２を形成する前に、スイッチトランジスタ
のドレインとしてｎ型高濃度不純物屑７０３を形成し九
が、スイッチトランジスタのドレイン耐圧を向上させる
ため、ｎ型不純物のイオン打ち込み量を少なくシ、低濃
度の不純物層とし、ドレインへの高濃度イオン打ち込み
は、ゲート電極７０２を形成した後に行なっても良い。

また上記低濃度イオン打ち込みは、突起パターン６０１
と、ワード線パターン６０２を高精度にマスク合せする
ととＫより、省略することもできる。

実施例３゜ 実施例１では、スイッチトランジスタは、ドレインの拡
散深さが１μｍ以上と非常に深い接合を持つトランジス
タ２考えることができる。したがって、ドレインに印加
される電圧が大きくなるとドレインからソースに流れる
電流が過大になり、ゲート電圧では電装置を制御できな
くなる、いわゆるパンチスルー現象が生じ易い。そこで
、本実施例は、上記パンチスルーな生じ難くすることを
特徴とする丸のである。

この製造途中の素子の断面構造を＠８図に示す。

第３図（ｇ）ＩＣ至るまでの製造方法は実施例１と同じ
である。その後、パッジベージ璽ン膜として約０．５ａ
ｍ　（Ｄ　Ｐ　Ｓ、Ｇ膜３１７を形成し、通常のホトエ
ツチングにより、コンタクト穴８０１を開口すした。し
かる後、この開口部８０１を通し、ｎ型不純物のボロン
な高エネルギーでシリコンの突起部にイオン打ち込みし
、基板３０１の不純物濃度より高いＰ型不純物領域８０
２を形成した。その後実施例１と同じ方法でＡｔ配線を
行ない半導体メモリを製造した。本実施例により製造し
た半導体メモリでは、実施例ＩＫ比べ、スイッチトラン
ジスタのドレイン耐圧を０．５〜１ｖ向上させることが
できた。

実施例４゜ 以上に述べてきた実施例では、スイッチトランジスタの
ドレイン側はｎ型の高濃度不純物層３１５であるが、ソ
ース側は、キャパシタの絶縁膜３０９とシリコン基板の
突起３０Ｇの境界に形成される反転層でるる。しｆｃが
って、プレート上の絶縁膜３１１の膜厚が厚くなると、
メモリの書きこみの際のキャパシタへの電荷の転送およ
び読み出し時のキャパシタからビット線への電荷の移送
の効率が悪くなる。これを良くするため、スイッチトラ
ンジスタのソース、ドレイン両方をｎ型の高濃度不純物
層とする方法がある。本実施例は、そのような構造を実
現した一実施例であり、第９図により詳細に説明する。

まず、Ｐ型シリコン基板９０１のメモリセル部Ｋ、熱拡
散法により、表面にアンチモンを拡散し、第９図（８）
Ｋ示すようＫｎ型の高濃度不純物層９０２を形成した。

このとき周辺回路領域は熱酸化膜でアンチモンが拡散さ
れないように５−）ておいた。

しかる後、シリコン基板上の上記熱酸化膜を除去し、シ
リコンの気相結晶成長法により、第９図（ｂ）Ｋ示すよ
うに膜厚が約１．５μｍの単結晶シリコン９０３を成長
させた。そののち実施例１と同じ製造方法により、第９
図（ｃ）Ｋ示す半導体メモリを製造した。本実施例では
、スイッチトランジスタのドレインはＡｓ＋　をｎ型不
純物とし、またソース側はアンチモンをｎ型不純物とし
た高濃度不純物層３１５．９０２となっており、ソース
の不純物層９０２は、キャパシタの反転層と電気的に充
分に連続している。したがって、実施例ＩＫ比べ、キャ
パシタへの電荷の転送および読み出しの効率が上がり、
メモリ信号のＳ／Ｎ比（信号と雑音の大きさの比）の向
上が図られた。

なお、本実施例を含め８、実施例１から実施例３まで、
すべての実施例では、プレート電圧を電源電圧の正の電
位に保持し、キャパシタ絶縁膜とシリコン基板の境界の
反転層Ｋｍ荷を保持する方式、すなわちＶｃｃプレート
方式（Ｖａｃ：メモリを動作させる電源電圧）である。

この方式に対し、プレートの電位なＶｓｓ　（Ｖａｓ　
：接地電位）Ｋ保持する方式、いわゆる■８Ｉ＋プレー
ト方式がある。この方式を用いるためには、通常キャパ
シタの絶縁膜下のシリコン基板をｎ型不純物層とする。

本実施例で、第９口伝）でアンチモンを拡散した後、メ
モリセル部に約５μｍの深さにリンを拡散し、その後、
第９図（ｂ）のように単結晶シリコンを気相成長させ、
本実施例と同じ製造方法により半導体メモリを製造する
ことＫより、Ｖ！Ｉ１１プレート方式を用いることもで
きる。

実施例５゜ 本実施例では、シリコンの気相成長を用いないで、スイ
ッチトランジスタのソース、ドレインをｎ型高濃度不純
物層とした例を第１θ図により説明する。まず第１０図
（ａｌまでは第３図（ｅ）までの製造方法と同じである
。ただし、多結晶シリコン３１０の酸化膜１０は約０．
５μｍとした。しかる後、Ｓｔｏｗ　と５ｉｌＮ、の重
ね膜をウェットエツチングして除去し、その後ＳｉＯ＊
１ｏを除去した。このようＫすることＫより、重ね膜３
０９には、シリコンの突起周辺で第１０図（ｂ）　Ｋ示
すように多結晶シリコン３１０から出張った部分１４が
形成された。

しかる後、１０００℃のウェット酸素雰囲気で約０．２
μｍシリコンの突起の上部および多結晶シリコンを酸化
し、第１０図（ｃ）Ｋ示すように酸化膜１１を形成した
。このとき上記した重ね膜の出張り部分１４はほとんど
酸化されない。この後、重ね膜を除去すると第１０図（
ｄ）　Ｋ示すようＫＳｉの突起に開口部１２が形成され
、この開口部から熱拡散法によりリンをＳｌ突起に拡散
し、第１Ｏ図（ｄ）　Ｋ示すように、ｎ型の高濃度不純
物層１３を形成した。しかる後、Ｓｉｎ！１１を除去し
、シリコンの突起部には２０ｎｍの８１０．１５、多結
晶シリコン３１０上には、ｌ　ＯＯｎｍの５ｉＯｔ１４
を低温のウェット酸化による不純物濃度に依存する酸化
を行なって形成した。しかる後、実施例１と同じ方法忙
より、第１０図（ｅ）に示すように半導体メモリを製造
した。

リコン単結晶の気相成長を用いないのでメモリの製造コ
ストが低減できた。

実施例６゜ 実施例１から５まででは、スイッチトランジスタはタテ
方向にゲート絶縁膜が形成されてｂだ。

本実施例では、ゲート絶縁膜が突起の上部にヨコに形成
した例を示す。すなわちゲート絶縁膜がシリコンのドラ
イエツチングされた表面に形成されたものでな（、絶縁
膜の安定性が向上できる。第１１図に５本実施例で製造
したメモリのメモリセル部の平面図を示す。突起パター
ンが２０、ワード線パターンが２１、ビット線パターン
が２２である。なお本実施例では、スイッチトランジス
タのドレインとビット線の接続を行なうだめのコンタク
ト穴は自己整合で形成する方法を用いｆｃため第１２図
を用いて説明する。第１２図（ａｌまでの製造方法は、
実施例１の第３図（ｅ）までの製造方法と＃１は同じで
ある。ただし、ｐｏｌｙ　５ｉ３１　２ａｍの厚さを堆
積した後のｐｏｌｙ　Ｓｉのエツチングは約２μｍの厚
さ分だけとし、第１２図（ａｌに示すように表面を１１
　ＩＹ平坦とした。ここで、３２はＰ型シリコン基板、
３３　ＶｉＳｉＯ＊、３４は５ｈｏｔとＳ　ｉ　ｓ　Ｎ
ａの重ね膜、３５はｐｏｌｙｓｉを酸化したＳｔｏｗで
本実施例では０．５μｍの厚さとした。第１２図（ａ）
の構造とし念後、シリコンの突起３６の上面に露出して
いる重ね膜３４を除去し、スイッチトランジスタおよび
周辺回路のゲート絶縁膜として２０ｎｍのＳｉＯ雪３雪
上７酸化して形成し、トランジスタのしきい電圧制御の
ためボロンをイオン打ち込みしたて導電性を持たせた。

その後、さらＫＣＶＤ法で３００ｎｍのＳｉ０．３９を
ｐｏｌｙ　８１３８上に形成し、通常のホトエツチング
により、Ｓｔｏｗ　３９上にホトレジストからなるゲー
トのパターンを形成し、ＳＩｏ、３９、ｐｏｌｙ　８１
３８を連続的にエツチングして；ゲートパターン４０に
形成した。その後第１２図（ｂ）　Ｋ示すようＫＡｓｔ
　８０ＫＩＶでドーズ量５Ｘ１０”ｃｍ−”　イオン打
ち込みし、ソース、ドレインのｎ型高濃度不純物層４１
を形成した。しかる後、０．４ａｍの厚さで８１０１４
２をＣＶＤ法により表面に形成し、それをＣＨＦｓ　ガ
スを用いたドライエツチングで異方性エツチングするこ
とにより、第１２図（ｃ）に示すように１ゲートのｐｏ
ｌｙ　８１３Ｂの側壁に上記５ＩＯ１４２を４２を残し
た。なお、この異方性エツチングを行なう前に、通常の
ホトエツチング九より周辺回路部にはコンタクト穴のパ
ターンを形成しておいた。しかる後、通常のホトエツチ
ングにより、スイッチトランジスタのゲート電極と周辺
回路を接続するため、ゲート電極３８上の５ＩＯ１３９
１Ｃコンタクト穴を開けた。このようＫして、メモリセ
ルの内部ではコンタクト穴４３を自己整合で形成した。

しかる後、ビット線となるＡｔ４４の配線を行なって半
導体メモリを製造した。

本実施例では、スイッチトランジスタを、平面的に形成
するため、メモリセルの面積は実施例ＩＫ比べる２増加
するが、従来の数１０Ａｍ”Ｋ比べると約２０７ｊｍ”
程度に小さくすることができた。

また、スイッチトランジスタのゲート絶縁膜をドライエ
ツチングしていないシリコン表面九形成したことＫより
、ゲート耐圧の歩留を実施例ＩＶＣ比べ５〜１０％向上
させることができた。

実施例７゜ 前記し走実雄側では、キャパシタを分離するための８５
０Ｒ３０Ｂは熱酸化法により形成したものであり、この
Ｓｌの酸化によるＳｔｏｗの体積膨張のための結晶欠陥
の発生を防止する喪め１０５（ｌｔｌ：以上で酸化する
必要が６−）念。このため、チャンネルストッパーとし
てイオン打ち込みしたボロンが拡散してしまうので、ド
ーズ量な多くする必要があった。本実施例では上記のよ
うな高温の熱処理を行なうことなく、メモリセル部での
素子分離の８１０、を形成を行なった例を説明する。

まずＰ型Ｓｔ基板５１表面に熱酸化法によ？）１ｊＩｍ
の５ｉＯ１５２を形成し、これの上に通常のホトエツチ
ングにより突起パターンをホトレジストで形成し、とれ
をマスクに上記５ＩＯｔｓｚをエツチングした。しかる
後、突起パターン状に加工されたＳｉＯ＊５２を’ｆス
クＫＳＩ基板５１を約６ａｍの深さにエツチングし、第
１３図（ａ）の構造とした。

しかる後、チャンネルストッパとしてボロンを８１基板
の溝の底にイオン打ち込みし、Ｓ　ｉ　０．５２を除去
した後、９００℃のドライ酸素雰囲気でシリコン基板表
面を酸化し、３０ｎｍのｓｔｏ會ｓａを形成した。さら
Ｋその上に、Ｃ’ＶＤ法により５００ｎｍの５１０１５
４を形成した後、ホトレジストを８１０雪上に塗布した
。このとき突起の上では薄く、突起の下では厚く塗布さ
れる。したがって、ホトレジストを突起の上での厚さ分
をエツチングすると、第１３図（ｂｌに示すよう忙溝の
部分忙ホトレジスト５５が残って形成された。仁の後、
このホトレジス）５ＥｌマスクＫＳｉＯ１５４，５３ヲ
ウエットエッチングし、溝の底ＫＳ［０，５６，５７を
残存させた。との後、実施例１と同じ方法で半導体メモ
リを製造した。

本実施例では、第１３図（ｂｌのようにホトレジストを
残す必要があるため、突起間の溝の寸法は１．５ａｍと
した。

なお本実施例では、溝の底を厚く酸化する工程がないの
で、結晶欠陥が全く発生しなかった。

以上、本発明の実施例では突起パターンの平面が正方形
、長方形であったが、他の多角形でもよく、また第１４
図に示すように、メモリセルのキャパシタの容量を増加
させるため波形のパターンでもよい。また、メモリセル
を高密度に集積するため、第１５図に示す丸形でもよい
。このように本発明は、突起のパターンを限定するもの
ではなく、目的に応じ、種々の形を用いることができる
。

さらに、実施例でも述べてきたように、メモリ構成とし
ては開放ビット構成でも、折り返しビ。

ト栴成でもよく、またプレート電位としてＶｃｃグレー
ト方式でもｖ８ＩＩプレート方式でもいずれでも良い。

また、スイッチトランジスタのソース、ドレインの一方
だけがｎ型高濃度不純物層からなっていてもあるいは両
方そうであってもよｈｏまた製造方法を限定するもので
なく、実施例を相互に組み合せることもできる。本発明
はＳｉ上に形成された突起の上面、側面いずれかに１メ
モリセルのスイッチトランジスタのゲートおよびキャパ
シタの絶縁膜が形成された半導体記憶装置である。

〔発明の効果〕

上記説明から明らかなように１本発明によればメモリセ
ルのキャパシタと、スイッチトランジスタは１個の柱状
突起に集積されるので、平面々積が小さいにもかかわら
ずメモリ動作に必要なキャパシタの容量と、トランジス
タのコンダクタンスが得られる。すなわち、ｌメモリセ
ル当りの占める平面々積を極めて小さくする効果大であ
る。また、５ｉｌＣ形成した溝はｔＸとんどがキャパシ
タのプレート材料で埋め込まれるため、平坦性を低下さ
せることがない。また縦形トランジスタで問題と々る寄
生チャネルの防止も、１つは全周辺をゲートとすること
、また、メモリ上層部ではセルの規則性のため一方向の
みをチャネルとして用い、他の向は傾め方向からのイオ
ン打ち込みができるということで寄生チャネル防止がで
きる。さら忙、本発明では、素子分離としては、キャパ
シタの分離だけが必要でトランジスタは、突起のキャパ
シター上部に形成することができるので、スイッチトラ
ンジスタの分離を考慮する必要がなく、メモリセル面積
の縮少に有利である。さらに、従来Ｓ１ｓを形成した場
合、溝の深い所での瞬接キャパシター間のリークが問題
となっていたが、本発明では深い所でキャパシタ分離す
るため、゛そのリ一り電流は非常圧小さくなるという効
果がある。

【図面の簡単な説明】

第１図および第２図は従来のメモリセルの一例を示す平
面図および断面図、第３図５午第１５図は本発明の実施
例を示す図である。 ３００：８１の柱状突起、３ｏｉ：８１基板、３０８：
８１０１％、３０９：ＳＩＯ□ＳｌｍＮａの重ね膜、３
１０　：　ｐｏｌｙｓｉ、　３１１　：　ＳｉＯ＊、３
１２゜７　０　１　：　５ｉｎｓ　、３１３．　３１４
．　７０２＋　ｐｏｌｙｓｉ３１５：ｎ型不純物層、３
１６，３１７：ＰＳＧ。 ３１８：Ａｔ、４０１：突起パターン、４ｏ２；ワード
線、４０３：コンタクト穴、４ｏ４：ビット線 第　ｊ　回 第　２　図 準　３　圀 第　３　回 第４５１ 第６図 第　８　図 第　７　図 第　ｌθ　図 第　１０　旧 第　／ｌ　図 第　１２　図 第　／３　図 第１頁の続き ■発明者小林　伸好 ＠発明者酒井　芳男 ＠発明者　湊　修 ＠発明者青木　正相 ０発゛明者谷１）施工 ＠発明者高木　克明 ［相］発明者堀口　真意 国分寺市東恋ケ窪１丁目２８幡地　株式会社日立製作所
中央研究所内 国分寺市東恋ケ窪１丁目２８幡地　株式会社日立製作所
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中央研究所内

Claims (1)

【特許請求の範囲】
1. １．１個のキャパシタと１個のトランジスタで１ビツト
   が構成される半導体記憶装置において、半導体基板上に
   該半導体から成る柱状突起を設け、該柱状突起表面に上
   記キャパシタを構成する絶縁膜と、上記トランジスタの
   ゲート絶縁膜が形成されたことを特徴とする半導体記憶
   装置。