JP2970376B2 - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
- Publication number
- JP2970376B2 JP2970376B2 JP5347356A JP34735693A JP2970376B2 JP 2970376 B2 JP2970376 B2 JP 2970376B2 JP 5347356 A JP5347356 A JP 5347356A JP 34735693 A JP34735693 A JP 34735693A JP 2970376 B2 JP2970376 B2 JP 2970376B2
- Authority
- JP
- Japan
- Prior art keywords
- guard band
- film
- type
- silicon nitride
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、相補型半導体装置の製
造方法に関し、特に相補型半導体装置の集積度と動作速
度を劣化させることなく、耐放射線を強化できる相補型
半導体装置の製造方法に関する。
造方法に関し、特に相補型半導体装置の集積度と動作速
度を劣化させることなく、耐放射線を強化できる相補型
半導体装置の製造方法に関する。
【0002】
【従来の技術】相補型半導体装置を宇宙搭載機器用部品
として使用する場合、宇宙線(例えばγ線)により静消
費電流が増加するという問題が起こる。これは、γ線な
どが照射されたことにより、フィールド酸化膜中に、正
孔−電子対が発生し、このうち移動度の小さい正孔がシ
リコン基板とシリコン酸化膜界面に捕獲されて固定正電
荷となり、この固定正電荷のため、寄生nMOSトラン
ジスタのしきい値電圧が低下してフィールド酸化膜と接
するシリコン基板表面が容易に反転するようになってリ
ーク電流が増大することによる。
として使用する場合、宇宙線(例えばγ線)により静消
費電流が増加するという問題が起こる。これは、γ線な
どが照射されたことにより、フィールド酸化膜中に、正
孔−電子対が発生し、このうち移動度の小さい正孔がシ
リコン基板とシリコン酸化膜界面に捕獲されて固定正電
荷となり、この固定正電荷のため、寄生nMOSトラン
ジスタのしきい値電圧が低下してフィールド酸化膜と接
するシリコン基板表面が容易に反転するようになってリ
ーク電流が増大することによる。
【0003】従来、このリーク電流の増加を防止する手
段として、ウェルの境界付近にガードバンドと呼ばれる
高不純物濃度領域を設け、これにより基板表面の反転を
防止するようにしていた。図5(c)は、特開平2−3
09664号公報にて提案された、ガードバンドを有す
る相補型半導体装置の断面図であり、図5(a)、
(b)は、その製造方法を説明するための工程断面図で
ある。
段として、ウェルの境界付近にガードバンドと呼ばれる
高不純物濃度領域を設け、これにより基板表面の反転を
防止するようにしていた。図5(c)は、特開平2−3
09664号公報にて提案された、ガードバンドを有す
る相補型半導体装置の断面図であり、図5(a)、
(b)は、その製造方法を説明するための工程断面図で
ある。
【0004】まず、n型シリコン基板1aにボロンを選
択的にイオン注入してp型ウェル3を形成し、全面にシ
リコン窒化膜を成長させ、素子分離領域となる部分のシ
リコン窒化膜をエッチング除去する。ここで、素子分離
領域となるp型ウェル3とn型シリコン基板1aとの境
界にもシリコン窒化膜を残すことにより、この部分が酸
化されることのないようにする。この残す部分はp型ウ
ェル3とn型シリコン基板1aとにまたがっている。
択的にイオン注入してp型ウェル3を形成し、全面にシ
リコン窒化膜を成長させ、素子分離領域となる部分のシ
リコン窒化膜をエッチング除去する。ここで、素子分離
領域となるp型ウェル3とn型シリコン基板1aとの境
界にもシリコン窒化膜を残すことにより、この部分が酸
化されることのないようにする。この残す部分はp型ウ
ェル3とn型シリコン基板1aとにまたがっている。
【0005】次に、シリコン窒化膜をマスク材として選
択的酸化(LOCOS法:LOCal Oxidation of Silico
n)を行い、フィールド酸化膜5を約350nmの膜厚
に形成する。次に、先ほど酸化せずにおいたn型シリコ
ン基板1aとp型ウェル3との境界上のシリコン窒化膜
を除去し、この部分にボロンをイオン注入し、p型ウェ
ル3よりも不純物濃度を高くしたp+ 型ガードバンド7
を形成する。さらに熱酸化を行ってp+ 型ガードバンド
7上に膜厚約150nmの中間膜厚酸化膜8を形成す
る。次に素子領域上のシリコン窒化膜を除去し、全面に
熱酸化を行ってゲート酸化膜9を、例えば厚さ25nm
程度に形成する[図5(a)]。
択的酸化(LOCOS法:LOCal Oxidation of Silico
n)を行い、フィールド酸化膜5を約350nmの膜厚
に形成する。次に、先ほど酸化せずにおいたn型シリコ
ン基板1aとp型ウェル3との境界上のシリコン窒化膜
を除去し、この部分にボロンをイオン注入し、p型ウェ
ル3よりも不純物濃度を高くしたp+ 型ガードバンド7
を形成する。さらに熱酸化を行ってp+ 型ガードバンド
7上に膜厚約150nmの中間膜厚酸化膜8を形成す
る。次に素子領域上のシリコン窒化膜を除去し、全面に
熱酸化を行ってゲート酸化膜9を、例えば厚さ25nm
程度に形成する[図5(a)]。
【0006】次に、CVD(Chemical Vapor Depositio
n )法にて全面にゲート電極となるポリシリコン層を堆
積し、フォトレジストを用いて所定の形状にパターニン
グして、ゲート電極10を形成する。この時、p型ウェ
ル3内のp+ 型ガードバンド7の上部にポリシリコン層
が残留するようにパターニングする。さらに、図示され
ていないが、ゲート電極10をマスクとするイオン注入
によりn型シリコン基板1aにp型ソース・ドレイン領
域を、p型ウェル3にn型ソース・ドレイン領域を形成
する[図5(b)]。
n )法にて全面にゲート電極となるポリシリコン層を堆
積し、フォトレジストを用いて所定の形状にパターニン
グして、ゲート電極10を形成する。この時、p型ウェ
ル3内のp+ 型ガードバンド7の上部にポリシリコン層
が残留するようにパターニングする。さらに、図示され
ていないが、ゲート電極10をマスクとするイオン注入
によりn型シリコン基板1aにp型ソース・ドレイン領
域を、p型ウェル3にn型ソース・ドレイン領域を形成
する[図5(b)]。
【0007】次いで、CVD法にて全面に二酸化シリコ
ンによる層間絶縁膜13を形成し、コンタクト孔をあ
け、アルミニウム配線14を形成し、ゲート電極間を接
続する。その上に二酸化シリコンからなるパッシベーシ
ョン膜15を形成して、本従来例の相補型半導体装置の
製造が完了する[図5(c)]。
ンによる層間絶縁膜13を形成し、コンタクト孔をあ
け、アルミニウム配線14を形成し、ゲート電極間を接
続する。その上に二酸化シリコンからなるパッシベーシ
ョン膜15を形成して、本従来例の相補型半導体装置の
製造が完了する[図5(c)]。
【0008】このような構造の相補型半導体装置では、
p+ 型ガードバンド7上部の中間膜厚酸化膜8の厚さが
フィールド酸化膜5より薄く形成されていることによ
り、この部分でのγ線照射により発生する固定正電荷量
は少なくなり、これによりしきい値の負方向のシフトが
小さくなり、リーク電流を少なくできる。さらに、薄い
p+ 型ガードバンド上の中間膜厚酸化膜8の上部の、少
なくともp型ウェル3の上部にゲート電極10が残留す
るようにしたことにより、ゲート電極10の下の熱酸化
膜と、層間絶縁膜13のCVD酸化膜とを分断して形成
することができ、CVD酸化膜である層間絶縁膜13の
結晶欠陥を少なくすることができる。このことより固定
正電荷の蓄積をさらに少なくすることができる。
p+ 型ガードバンド7上部の中間膜厚酸化膜8の厚さが
フィールド酸化膜5より薄く形成されていることによ
り、この部分でのγ線照射により発生する固定正電荷量
は少なくなり、これによりしきい値の負方向のシフトが
小さくなり、リーク電流を少なくできる。さらに、薄い
p+ 型ガードバンド上の中間膜厚酸化膜8の上部の、少
なくともp型ウェル3の上部にゲート電極10が残留す
るようにしたことにより、ゲート電極10の下の熱酸化
膜と、層間絶縁膜13のCVD酸化膜とを分断して形成
することができ、CVD酸化膜である層間絶縁膜13の
結晶欠陥を少なくすることができる。このことより固定
正電荷の蓄積をさらに少なくすることができる。
【0009】なお、ラッチアップ防止の目的のためのも
のであるが、特開平1−308067号公報には、高い
不純物イオン濃度の半導体層部分の上層の素子分離膜を
ゲート酸化膜より厚く、他の素子分離用酸化膜よりは薄
くした相補型半導体装置が記載されている。この公報に
記載された相補型半導体装置の製造方法では、フィール
ド酸化膜形成後に、p+ 型ガードバンド形成予定領域上
のシリコン窒化膜を除去し、中間膜厚酸化膜を形成し新
たにフォトレジスト膜を設けこれをマスクにボロンをイ
オン注入してp+ 型ガードバンドを形成している。
のであるが、特開平1−308067号公報には、高い
不純物イオン濃度の半導体層部分の上層の素子分離膜を
ゲート酸化膜より厚く、他の素子分離用酸化膜よりは薄
くした相補型半導体装置が記載されている。この公報に
記載された相補型半導体装置の製造方法では、フィール
ド酸化膜形成後に、p+ 型ガードバンド形成予定領域上
のシリコン窒化膜を除去し、中間膜厚酸化膜を形成し新
たにフォトレジスト膜を設けこれをマスクにボロンをイ
オン注入してp+ 型ガードバンドを形成している。
【0010】
【発明が解決しようとする課題】上述した特開平2−3
09664号公報に記載された従来例では、図5に示し
たように、p+ 型ガードバンド7はn型シリコン基板1
aとp型ウェル3とにまたがって形成されている。しか
し静消費電流の増加を防ぐためには、最低p型ウェル3
の一部分にp+ 型ガードバンド7を形成すればよく、n
型シリコン基板1aの部分には、p+ 型ガードバンド7
を作る必要はない。よって、この従来技術のものは、不
必要にガードバンドの面積が広くなり集積度を損なう結
果となっている。
09664号公報に記載された従来例では、図5に示し
たように、p+ 型ガードバンド7はn型シリコン基板1
aとp型ウェル3とにまたがって形成されている。しか
し静消費電流の増加を防ぐためには、最低p型ウェル3
の一部分にp+ 型ガードバンド7を形成すればよく、n
型シリコン基板1aの部分には、p+ 型ガードバンド7
を作る必要はない。よって、この従来技術のものは、不
必要にガードバンドの面積が広くなり集積度を損なう結
果となっている。
【0011】また、図5に示した従来技術においては、
ガードバンド用のイオン注入を行った後に熱酸化を行っ
て中間膜厚酸化膜8を形成しているが、このように高濃
度に不純物を導入した後に長時間の熱酸化を行う方法で
は、基板内に多くの欠陥が発生しリーク増大の原因を与
えることになる。これに対し、特開平1−308067
号公報に記載された従来技術では、中間膜厚酸化膜を形
成した後にガードバンド形成用のボロンイオンの注入を
行っているため上記問題点は解決されている。しかし、
この場合、ガードバンド形成領域上のシリコン窒化膜の
除去と、ガードバンド用のイオン注入マスクの2回のフ
ォトレジスト工程が必要となり、工数が多くかかるとい
う欠点がある。
ガードバンド用のイオン注入を行った後に熱酸化を行っ
て中間膜厚酸化膜8を形成しているが、このように高濃
度に不純物を導入した後に長時間の熱酸化を行う方法で
は、基板内に多くの欠陥が発生しリーク増大の原因を与
えることになる。これに対し、特開平1−308067
号公報に記載された従来技術では、中間膜厚酸化膜を形
成した後にガードバンド形成用のボロンイオンの注入を
行っているため上記問題点は解決されている。しかし、
この場合、ガードバンド形成領域上のシリコン窒化膜の
除去と、ガードバンド用のイオン注入マスクの2回のフ
ォトレジスト工程が必要となり、工数が多くかかるとい
う欠点がある。
【0012】さらに、上記両公報に記載された従来例で
は、p+ 型ガードバンド上全体に中間膜厚の酸化膜を形
成しているが、CVD酸化膜に比較して熱酸化膜はより
正孔を捕獲し易いため、上記構成の相補型半導体装置で
は、γ線照射により固定正電荷の蓄積量が多くなり、し
きい値のシフト量が多くなるという欠点があった。
は、p+ 型ガードバンド上全体に中間膜厚の酸化膜を形
成しているが、CVD酸化膜に比較して熱酸化膜はより
正孔を捕獲し易いため、上記構成の相補型半導体装置で
は、γ線照射により固定正電荷の蓄積量が多くなり、し
きい値のシフト量が多くなるという欠点があった。
【0013】
【0014】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、半導体基板(1)上にn型ウェル
(2)とこれに接するp型ウェル(3)とを形成する工
程と、前記全面にシリコン窒化膜(4)を形成し、素子
分離絶縁膜形成予定個所のシリコン窒化膜を除去する工
程と、熱酸化を行い、前記シリコン窒化膜の除去部分に
厚い素子分離膜(5)を形成する工程と、フォトレジス
ト膜(6)を選択的に形成して該フォトレジスト膜をマ
スクにしてガードバンド形成予定領域上でかつゲート電
極通過予定領域上の前記シリコン窒化膜を除去し、前記
フォトレジスト膜および前記素子分離絶縁膜をマスクに
p型不純物を選択的に導入して、両領域の接する部分の
p型ウェル側内にp+型ガードバンド(7)を形成する
工程と、熱酸化を行って前記p+型ガードバンド上に前
記素子分離絶縁膜の膜厚より薄くゲート絶縁膜の膜厚よ
り厚い第3の絶縁膜(8)を形成する工程と、残りのp
+型ガードバンド形成予定領域上のシリコン窒化膜を除
去し、そのシリコン窒化膜の除去部分にp型不純物を導
入して残りの部分のp+型ガードバンドを形成する工程
と、を備えることを特徴とする相補型半導体装置の製造
方法が提供される。
め、本発明によれば、半導体基板(1)上にn型ウェル
(2)とこれに接するp型ウェル(3)とを形成する工
程と、前記全面にシリコン窒化膜(4)を形成し、素子
分離絶縁膜形成予定個所のシリコン窒化膜を除去する工
程と、熱酸化を行い、前記シリコン窒化膜の除去部分に
厚い素子分離膜(5)を形成する工程と、フォトレジス
ト膜(6)を選択的に形成して該フォトレジスト膜をマ
スクにしてガードバンド形成予定領域上でかつゲート電
極通過予定領域上の前記シリコン窒化膜を除去し、前記
フォトレジスト膜および前記素子分離絶縁膜をマスクに
p型不純物を選択的に導入して、両領域の接する部分の
p型ウェル側内にp+型ガードバンド(7)を形成する
工程と、熱酸化を行って前記p+型ガードバンド上に前
記素子分離絶縁膜の膜厚より薄くゲート絶縁膜の膜厚よ
り厚い第3の絶縁膜(8)を形成する工程と、残りのp
+型ガードバンド形成予定領域上のシリコン窒化膜を除
去し、そのシリコン窒化膜の除去部分にp型不純物を導
入して残りの部分のp+型ガードバンドを形成する工程
と、を備えることを特徴とする相補型半導体装置の製造
方法が提供される。
【0015】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1(a)は、本発明の一実施例を示す平
面図であり、図1(b)、図1(c)は、それぞれ図1
(a)のA−A′線、B−B′線の断面図である。図1
に示されるように、p型シリコン基板1上にはn型ウェ
ル2とp型ウェル3が形成されており、p型ウェル3の
n型ウェル2寄りの部分には、p+ 型ガードバンド7、
7aが形成されている。ここで、p+ 型ガードバンド7
aは、p型ウェル3に基板電位を与える拡散層を兼ねて
いる。
て説明する。図1(a)は、本発明の一実施例を示す平
面図であり、図1(b)、図1(c)は、それぞれ図1
(a)のA−A′線、B−B′線の断面図である。図1
に示されるように、p型シリコン基板1上にはn型ウェ
ル2とp型ウェル3が形成されており、p型ウェル3の
n型ウェル2寄りの部分には、p+ 型ガードバンド7、
7aが形成されている。ここで、p+ 型ガードバンド7
aは、p型ウェル3に基板電位を与える拡散層を兼ねて
いる。
【0016】p+ 型ガードバンド7、7aの両側には素
子分離用のフィールド酸化膜5が形成されており、ま
た、p+ 型ガードバンド7上には、フィールド酸化膜5
より薄くゲート酸化膜より厚い中間膜厚酸化膜8が形成
されており、さらにp+ 型ガードバンド7a上にはゲー
ト酸化膜9が形成されている。また、n型ウェル2およ
びp型ウェル3の活性領域上にはゲート酸化膜9が形成
されている。両ウェル上には、それぞれゲート電極10
が形成されており、各ウェルにおいてゲート電極10の
両側には、ソース・ドレイン領域を構成するp+ 型拡散
層11、n+ 型拡散層12が形成され、そこにpチャネ
ルMOSトランジスタQp、nチャネルMOSトランジ
スタQnが形成されている。両ウェル上のゲート電極1
0はフィールド酸化膜上で接続されており、ゲート電極
はフィールド酸化膜上において上層のアルミニウム配線
とのコンタクトのために活性領域上よりも幅広に形成さ
れている。
子分離用のフィールド酸化膜5が形成されており、ま
た、p+ 型ガードバンド7上には、フィールド酸化膜5
より薄くゲート酸化膜より厚い中間膜厚酸化膜8が形成
されており、さらにp+ 型ガードバンド7a上にはゲー
ト酸化膜9が形成されている。また、n型ウェル2およ
びp型ウェル3の活性領域上にはゲート酸化膜9が形成
されている。両ウェル上には、それぞれゲート電極10
が形成されており、各ウェルにおいてゲート電極10の
両側には、ソース・ドレイン領域を構成するp+ 型拡散
層11、n+ 型拡散層12が形成され、そこにpチャネ
ルMOSトランジスタQp、nチャネルMOSトランジ
スタQnが形成されている。両ウェル上のゲート電極1
0はフィールド酸化膜上で接続されており、ゲート電極
はフィールド酸化膜上において上層のアルミニウム配線
とのコンタクトのために活性領域上よりも幅広に形成さ
れている。
【0017】次に、図2、図3を参照して本実施例の製
造方法について説明する。図2(a)〜(c)は、図1
(a)のA−A′線断面での工程断面図であり、図3
(a)〜(c)は、図1(a)のB−B′線断面での工
程断面図である。ボロンの1×1015cm-3程度ドープ
されたp型シリコン半導体基板1に、リンを1016cm
-3程度ドープしてn型ウェル2を、またボロンを1016
cm-3程度ドープしてp型ウェル3を、両者が接するよ
うに形成する。全面にシリコン窒化膜4を約120nm
の膜厚に成長させ、素子分離領域形成部のシリコン窒化
膜4を選択的に除去する。ここで、素子分離領域となる
n型ウェル2とp型ウェル3との境界付近にもシリコン
窒化膜4を残すことにより、この部分が酸化されること
を防ぐ。この残す部分は、p型ウェル3の部分の中と
し、n型ウェル2内に入らないようにする。次に、シリ
コン窒化膜4をマスク材として選択的酸化を行い、厚さ
約450nmのフィールド酸化膜5を形成する[図2
(a)、図3(a)]。
造方法について説明する。図2(a)〜(c)は、図1
(a)のA−A′線断面での工程断面図であり、図3
(a)〜(c)は、図1(a)のB−B′線断面での工
程断面図である。ボロンの1×1015cm-3程度ドープ
されたp型シリコン半導体基板1に、リンを1016cm
-3程度ドープしてn型ウェル2を、またボロンを1016
cm-3程度ドープしてp型ウェル3を、両者が接するよ
うに形成する。全面にシリコン窒化膜4を約120nm
の膜厚に成長させ、素子分離領域形成部のシリコン窒化
膜4を選択的に除去する。ここで、素子分離領域となる
n型ウェル2とp型ウェル3との境界付近にもシリコン
窒化膜4を残すことにより、この部分が酸化されること
を防ぐ。この残す部分は、p型ウェル3の部分の中と
し、n型ウェル2内に入らないようにする。次に、シリ
コン窒化膜4をマスク材として選択的酸化を行い、厚さ
約450nmのフィールド酸化膜5を形成する[図2
(a)、図3(a)]。
【0018】次に、フォトレジストを塗付し、露光・現
像を行って、ガードバンド形成予定領域上でかつゲート
電極通過予定領域上のシリコン窒化膜4を露出させるフ
ォトレジスト膜6を形成し、これをマスクにシリコン窒
化膜を除去し、次いで、このフォトレジスト膜6および
フィールド酸化膜5をマスクとして、ボロンをエネルギ
ー30keV、ドーズ5×1015cm-2程度でイオン注
入し、p型ウェル3よりも不純物濃度の高い(1020c
m-3程度)p+ 型ガードバンド7を形成する[図2
(b)、図3(b)]。
像を行って、ガードバンド形成予定領域上でかつゲート
電極通過予定領域上のシリコン窒化膜4を露出させるフ
ォトレジスト膜6を形成し、これをマスクにシリコン窒
化膜を除去し、次いで、このフォトレジスト膜6および
フィールド酸化膜5をマスクとして、ボロンをエネルギ
ー30keV、ドーズ5×1015cm-2程度でイオン注
入し、p型ウェル3よりも不純物濃度の高い(1020c
m-3程度)p+ 型ガードバンド7を形成する[図2
(b)、図3(b)]。
【0019】フォトレジスト膜6を剥離した後、熱酸化
を行ってシリコン窒化膜除去部分(すなわち、p+ 型ガ
ードバンド7形成領域上)に膜厚約200nmの中間膜
厚酸化膜8を形成する[図2(c)、図3(c)]。次
に、残りのシリコン窒化膜4を除去し、その下の下敷酸
化膜を除去した後、熱酸化を行い、膜厚約20nmのゲ
ート酸化膜9を形成する。このとき、p+ 型ガードバン
ド7a形成予定領域上にもゲート酸化膜9が形成され
る。
を行ってシリコン窒化膜除去部分(すなわち、p+ 型ガ
ードバンド7形成領域上)に膜厚約200nmの中間膜
厚酸化膜8を形成する[図2(c)、図3(c)]。次
に、残りのシリコン窒化膜4を除去し、その下の下敷酸
化膜を除去した後、熱酸化を行い、膜厚約20nmのゲ
ート酸化膜9を形成する。このとき、p+ 型ガードバン
ド7a形成予定領域上にもゲート酸化膜9が形成され
る。
【0020】次に、CVD法とスパッタ法にて全面にゲ
ート電極を形成するためのポリサイド層を堆積し、フォ
トリソグラフィ法およびRIE(Reactive Ion Etchin
g)法により所定の形状にパターニングして、ゲート電
極10を形成する。続いて、p型ウェル3の活性領域上
以外の領域をフォトレジストでマスクし、リンをイオン
注入してn+ 型拡散層12を形成してp型ウェル3上に
nチャネルMOSトランジスタQnを形成する。同様に
して、p型ウェル3の活性領域上をフォトレジストでマ
スクし、ボロンをイオン注入してp+ 型拡散層11を形
成してn型ウェル2上にpチャネルMOSトランジスタ
Qpを形成するとともにp型ウェル3上のフィールド酸
化膜5に挟まれた領域内に、ウェルの電位固定用の拡散
層を兼ねるp+ 型ガードバンド7aを形成する[図1
(a)、(b)、(c)]。
ート電極を形成するためのポリサイド層を堆積し、フォ
トリソグラフィ法およびRIE(Reactive Ion Etchin
g)法により所定の形状にパターニングして、ゲート電
極10を形成する。続いて、p型ウェル3の活性領域上
以外の領域をフォトレジストでマスクし、リンをイオン
注入してn+ 型拡散層12を形成してp型ウェル3上に
nチャネルMOSトランジスタQnを形成する。同様に
して、p型ウェル3の活性領域上をフォトレジストでマ
スクし、ボロンをイオン注入してp+ 型拡散層11を形
成してn型ウェル2上にpチャネルMOSトランジスタ
Qpを形成するとともにp型ウェル3上のフィールド酸
化膜5に挟まれた領域内に、ウェルの電位固定用の拡散
層を兼ねるp+ 型ガードバンド7aを形成する[図1
(a)、(b)、(c)]。
【0021】その後、図示されてはいないが、定法に従
い、CVD法により全面に二酸化シリコンを堆積して層
間絶縁膜を形成し、これにコンタクト孔をあけ、例えば
スパッタ法によりアルミニウムを被着しこれをパターニ
ングしてアルミニウム配線を形成する。最後に、全面に
二酸化シリコン等からなるパッシベーション膜を形成し
て本実施例の相補型半導体装置の製造を完了する。
い、CVD法により全面に二酸化シリコンを堆積して層
間絶縁膜を形成し、これにコンタクト孔をあけ、例えば
スパッタ法によりアルミニウムを被着しこれをパターニ
ングしてアルミニウム配線を形成する。最後に、全面に
二酸化シリコン等からなるパッシベーション膜を形成し
て本実施例の相補型半導体装置の製造を完了する。
【0022】このようにして形成された相補型半導体装
置では、p+ 型ガードバンドはp型ウェル3内のみに形
成されているため、余分なスペースを占めることがなく
高密度化に適した構造となっている。また、p+ 型ガー
ドバンド上でのシリコン酸化膜は、大部分の領域ではゲ
ート酸化膜の薄い酸化膜であり中間膜厚酸化膜8はごく
一部に形成されるのみである。したがって、熱酸化によ
る高不純物濃度領域への欠陥の導入を少なく抑えること
ができるとともに酸化膜中に蓄積される固定正電荷量を
少なく抑えてリーク電流の増大を防止することができ
る。また、上記製造方法では、p+ 型ガードバンド7形
成領域上のシリコン窒化膜4を選択的に除去する工程
と、p+ 型ガードバンド7を形成するためのイオン注入
工程とを一つのフォトリソグラフィ工程により実行する
ことができるので、より少ない工数により本実施例の半
導体装置を製造することができる。
置では、p+ 型ガードバンドはp型ウェル3内のみに形
成されているため、余分なスペースを占めることがなく
高密度化に適した構造となっている。また、p+ 型ガー
ドバンド上でのシリコン酸化膜は、大部分の領域ではゲ
ート酸化膜の薄い酸化膜であり中間膜厚酸化膜8はごく
一部に形成されるのみである。したがって、熱酸化によ
る高不純物濃度領域への欠陥の導入を少なく抑えること
ができるとともに酸化膜中に蓄積される固定正電荷量を
少なく抑えてリーク電流の増大を防止することができ
る。また、上記製造方法では、p+ 型ガードバンド7形
成領域上のシリコン窒化膜4を選択的に除去する工程
と、p+ 型ガードバンド7を形成するためのイオン注入
工程とを一つのフォトリソグラフィ工程により実行する
ことができるので、より少ない工数により本実施例の半
導体装置を製造することができる。
【0023】図4(a)は、本発明の参考例を示す平面
図であり、図4(b)、(c)はそれぞれ図4(a)の
A−A′線、B−B′線での断面図である。図4におい
て、図1に示す先の実施例の部分と対応する部分には同
一の参照番号が付されているので、重複する説明は省略
するが、本参考例においては、p+型ガードバンド7が
1回のイオン注入により形成され、その上には全体に中
間膜厚酸化膜8が形成されている。本参考例の半導体装
置は、フィールド酸化膜5形成後のシリコン窒化膜の選
択的除去工程において、p+ 型ガードバンド形成予定領
域の全てのシリコン窒化膜を除去しその部分にボロンの
イオン注入を行ってp+ 型ガードバンドを形成し次いで
その部分に熱酸化による中間膜厚酸化膜8を形成するこ
とにより製作することができる。
図であり、図4(b)、(c)はそれぞれ図4(a)の
A−A′線、B−B′線での断面図である。図4におい
て、図1に示す先の実施例の部分と対応する部分には同
一の参照番号が付されているので、重複する説明は省略
するが、本参考例においては、p+型ガードバンド7が
1回のイオン注入により形成され、その上には全体に中
間膜厚酸化膜8が形成されている。本参考例の半導体装
置は、フィールド酸化膜5形成後のシリコン窒化膜の選
択的除去工程において、p+ 型ガードバンド形成予定領
域の全てのシリコン窒化膜を除去しその部分にボロンの
イオン注入を行ってp+ 型ガードバンドを形成し次いで
その部分に熱酸化による中間膜厚酸化膜8を形成するこ
とにより製作することができる。
【0024】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、要旨の変更を伴わない範囲内において各種の変更が
可能である。例えば、実施例では、p型シリコン基板を
用いていたが、n型シリコン基板やエピタキシャル基板
を用いてもよい。また実施例ではツインウェル方式の場
合について説明したが、n型ウェル方式、p型ウェルの
場合においても同様に本発明を適用することができる。
さらに、ゲート電極材料として、ポリサイドに代え、n
型あるいはp型ポリシリコンを用いることができる。
本発明はこれら実施例に限定されるされるものではな
く、要旨の変更を伴わない範囲内において各種の変更が
可能である。例えば、実施例では、p型シリコン基板を
用いていたが、n型シリコン基板やエピタキシャル基板
を用いてもよい。また実施例ではツインウェル方式の場
合について説明したが、n型ウェル方式、p型ウェルの
場合においても同様に本発明を適用することができる。
さらに、ゲート電極材料として、ポリサイドに代え、n
型あるいはp型ポリシリコンを用いることができる。
【0025】
【発明の効果】以上説明したように、本発明は、p+ 型
ガードバンド幅を必要最小限に小さくしたので、従来例
のn型ウェルに入っていたp+ 型ガードバンドの幅分だ
け集積度を上げることができ、その面積分だけ寄生ゲー
ト容量を小さくできる効果がある。また、p+ 型ガード
バンド上の中間膜厚のシリコン酸化膜をゲート電極通過
部分のみに限定し他の領域は薄いゲート酸化膜としたの
で、高濃度領域形成後の熱酸化工程を短くして基板内で
の欠陥の発生を抑制することができ、さらにp+型ガー
ドバンド上における固定正電荷の蓄積を少なく抑えてリ
ーク電流の増大を防止することができる。また、p+ 型
ガードバンド形成予定領域上のシリコン窒化膜の除去
と、p+ 型ガードバンド用のイオン注入とを一つのフォ
トレジストマスクを用いて行っているので、より少ない
工数により耐放射性の高い相補性半導体装置を製造する
ことができる。
ガードバンド幅を必要最小限に小さくしたので、従来例
のn型ウェルに入っていたp+ 型ガードバンドの幅分だ
け集積度を上げることができ、その面積分だけ寄生ゲー
ト容量を小さくできる効果がある。また、p+ 型ガード
バンド上の中間膜厚のシリコン酸化膜をゲート電極通過
部分のみに限定し他の領域は薄いゲート酸化膜としたの
で、高濃度領域形成後の熱酸化工程を短くして基板内で
の欠陥の発生を抑制することができ、さらにp+型ガー
ドバンド上における固定正電荷の蓄積を少なく抑えてリ
ーク電流の増大を防止することができる。また、p+ 型
ガードバンド形成予定領域上のシリコン窒化膜の除去
と、p+ 型ガードバンド用のイオン注入とを一つのフォ
トレジストマスクを用いて行っているので、より少ない
工数により耐放射性の高い相補性半導体装置を製造する
ことができる。
【図1】本発明の一実施例を示す平面図と断面図。
【図2】本発明の一実施例の製造方法を説明するための
工程断面図。
工程断面図。
【図3】本発明の一実施例の製造方法を説明するための
工程断面図。
工程断面図。
【図4】本発明の参考例を示す平面図と断面図。
【図5】従来例の製造方法を説明するため工程断面図。
1 p型シリコン基板 1a n型シリコン基板 2 n型ウェル 3 p型ウェル 4 シリコン窒化膜 5 フィールド酸化膜 6 フォトレジスト膜 7、7a p+ 型ガードバンド 8 中間膜厚酸化膜 9 ゲート酸化膜 10 ゲート電極 11 p+ 型拡散層 12 n+ 型拡散層 13 層間絶縁膜 14 アルミニウム配線 15 パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/08 H01L 27/088 - 27/092
Claims (1)
- 【請求項1】 半導体基板上に第1導電型領域とこれに
接する第2導電型領域とを設ける工程と、 全面にシリコン窒化膜を形成し、素子分離絶縁膜形成予
定個所のシリコン窒化膜を除去する工程と、 熱酸化を行い、前記シリコン窒化膜の除去部分に厚い素
子分離膜を形成する工程と、 フォトレジスト膜を選択的に形成して該フォトレジスト
膜をマスクにしてガードバンド形成予定領域上でかつゲ
ート電極通過予定領域上の前記シリコン窒化膜を除去
し、前記フォトレジスト膜および前記素子分離絶縁膜を
マスクに第2導電型不純物を選択的に導入して、両領域
の接する部分の第2導電型領域側内に高不純物濃度第2
導電型ガードバンドの一部を形成する工程と、 熱酸化を行って前記高不純物濃度第2導電型ガードバン
ド上に前記素子分離絶縁膜の膜厚より薄くゲート絶縁膜
の膜厚より厚い第3の絶縁膜を形成する工程と、 残りの高不純物濃度第2導電型ガードバンド形成予定領
域上のシリコン窒化膜を除去し、そのシリコン窒化膜の
除去部分に高不純物濃度第2導電型不純物を導入して残
りの部分の高不純物濃度第2導電型ガードバンドを形成
する工程と、 を備えることを特徴とする相補型半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5347356A JP2970376B2 (ja) | 1993-12-24 | 1993-12-24 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5347356A JP2970376B2 (ja) | 1993-12-24 | 1993-12-24 | 相補型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07183373A JPH07183373A (ja) | 1995-07-21 |
JP2970376B2 true JP2970376B2 (ja) | 1999-11-02 |
Family
ID=18389675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5347356A Expired - Fee Related JP2970376B2 (ja) | 1993-12-24 | 1993-12-24 | 相補型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2970376B2 (ja) |
-
1993
- 1993-12-24 JP JP5347356A patent/JP2970376B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07183373A (ja) | 1995-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5972741A (en) | Method of manufacturing semiconductor device | |
JPH09115999A (ja) | 半導体集積回路装置 | |
JPS59121976A (ja) | 半導体装置 | |
JPH0265254A (ja) | 半導体装置 | |
JP3415401B2 (ja) | 半導体集積回路装置及びその製造方法 | |
JPH0555262A (ja) | 縦型mos電界効果トランジスタおよびその製造方法 | |
US6531742B2 (en) | Method of forming CMOS device | |
JP2970376B2 (ja) | 相補型半導体装置の製造方法 | |
JPH08316335A (ja) | 半導体装置およびその製造方法 | |
JPH10163338A (ja) | 半導体装置とその製造方法 | |
JPH08181223A (ja) | 半導体装置の製造方法 | |
JP2970858B2 (ja) | 半導体集積回路装置の製造方法 | |
US6303441B1 (en) | Semiconductor device and method for fabricating the same | |
JP2996694B2 (ja) | 半導体スタックトcmos装置の製造方法 | |
JPS62262462A (ja) | 半導体装置 | |
JP2826024B2 (ja) | Mos型トランジスタの製造方法 | |
JP2904068B2 (ja) | 半導体装置の製造方法 | |
JPS62123736A (ja) | 半導体装置 | |
JPH0113230B2 (ja) | ||
JPH0422345B2 (ja) | ||
JPS5874070A (ja) | 半導体装置の製造方法 | |
JPH098238A (ja) | 半導体メモリ装置及びその製造方法 | |
JP3521921B2 (ja) | 半導体装置の製造方法 | |
JP3279827B2 (ja) | Mos型半導体装置の製造方法 | |
JP3200870B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981119 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990727 |
|
LAPS | Cancellation because of no payment of annual fees |