JPS6286913A - 走査パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は１例えば光学文字読み取り装置やファクシミリ
等に用いられる複数の光電変換素子を時間的かつディジ
タル的に選択走査するパルスを発生させるのに好適な走
査パルス発生回路に関する。

［先行技術の説明］ 従来、この種の走査パルス発生回路としては、−次元あ
るいは二次元状に配置された複数の光電変換素子を順次
選択するために、２相以上のクロックパルスφ１．φ２
により入カスタードパルスφｓｔを一定時間ずつ延長さ
せて順次出力させるシフトレジスタ型の走査回路が一般
に利用されている。この走査回路の一例としてＭＯ３電
界効果トランジスタ（以下ＭＯ３ＦＥＴと呼ぶ）を用い
たシフトレジスタ型走査回路の初めの３段の回路図を第
５図（ａ）に示す。

φ１．φ２は入力クロックパルス、φｓｔは入カスター
ドパルス、またＶＤＤは駆動用の直流電源、Ｖｃはアー
ス電圧である。

各段とも同一の回路構成をとり、１段目は、トランジス
タＴｒｚ、Ｔｒｓのドレインを直流電源ＶＤＤに、ゲー
トを入力クロックパルスφ１．φ２に接続し、トランジ
スタＴｒｚのソースとトランジスタＴｒ３のドレインあ
るいはトランジスタＴｒｓのソースとトランジスタＴｒ
６のドレインを直列に組み合せた回路に１ヘランジスタ
Ｔｒ＋、、ｈランジスタ゛ｒｒ４を接続してなる。

以下の説明は、ＮチャンネルＭＯ３ＦＥＴを例にとり、
正論理（正に高い電圧を′１″、アース電圧をｒｒ　Ｏ
ｕで表現する）を用いて行なうが、Ｐチャンネルについ
ても電圧の符号を逆にする負論理を用いれば全く同様に
説明できる。

第５図（ｂ）のタイムチャートに示す如く、入カスター
ドパルスφｓｔが、クロックパルスφ１に同期してトラ
ンジスタＴｒｘに加えられると、Ａ点の電位が高レベル
（以下、ｒｔ　Ｈｕと略す）となり、トランジスタＴｒ
３が導通してＢ点の電位が低レベル（以下、１１Ｌ”レ
ベルと略す）となる。

次のタイミングで、クロックパルスφ２が入力すると、
トランジスタＴｒ４が導通して０点の電位が１１１１１
となり、トランジスタＴｒ６が遮断状態となる。

次にクロックパルスφ１が入力すると、トランジスタＴ
ｒｓが導通することにより、１段目の出力パルスＶｏｕ
ｔｚがＩＩＨ”となる。このとき、入カスタードパルス
φｓｔが１１１″′になることから、Ａ点がＩｔ　Ｌ　
ＩＩとなり、トランジスタＴｒ３が遮断する。

従って１次にクロックパルスφ２が入力したときには、
トランジスタＴｒｚが導通することによりＢ点がＨ′″
、また、同時にトランジスタＴｒ＜が導通すめことによ
り０点がｒｚ　ＨｕとなってトランジスタＴｒ６が導通
し、１段目の出力パルスＶｏｕｔｚがＩＩ　Ｌ　１１と
なる。

この１段目の出力パルスＶｏｕｔ１は、２段目の入カス
タードパルスとなり、以下同様にして次々と各段に伝達
されていく結果、第５図（ｂ）に示すタイミングで次々
と出力パルスＶｏｕｔｌ、Ｖｏｕｔｚ、Ｖｏｕｔ３．”
・が得られることとなる。

上記のＭＯＳＦＥＴを利用するシフトレジスタ型走査回
路は、回路素子をすべてＭＯＳＦＥＴがら製作でき、装
作工程が簡単である等の点で半導体集積回路に適してお
り、その集積度および歩留りの向上も容易である。また
、動作マージンも高く、各段の特性バラツキも小さいの
で、複数段の出力が要求される走査回路としては優れた
ものになる。

しかしながら、上記の走査回路は、以下の欠点を有して
いる。

（１）２段のインバータの片方は、クロックパルスが印
加される毎に、電源と接地間に電流が流れ、消費電力が
大きい、走査回路の速度が上昇するにつれて、増々消費
電力が増大する。

（２）負荷の駆動能力は、トランジスタＴｒｓで決まる
ので、ドライバトランジスタＴｒ［ｉのチャネル幅（即
ち、トランジスタの大きさ）を大きくしなくてはならず
、トランジスタの占有面積従って集積化された回路面積
が大きくなり、歩留りが低下する。

（３）出力振幅が電源電圧に比べて小さい、即ち、出力
のＬＬ　ＯＩ＋レベルは接地電位にならず、ドライバト
ランジスタＴｒ６の電位降下分だけ小さく出力される。

（４）トランジスタＴｒ６のしきい電圧のバラツキがそ
のまま出力され、影響が大きい。

一方、第５図（ａ）に示した走査回路の他にも、相補形
ＭＯ５ＦＥＴ　（ＣＭＯ３）によるシフトレジスタも考
えられている。ＣＭＯ３回路を用いると、高速で低消費
電力であり、１段あたりの構成素子が少なくなるが、Ｎ
チャネルＭ　ＯＳ　Ｆ　Ｅ　ＴとＰチャネルＭＯ５ＦＥ
Ｔを同一チップ上に集積化しなければならず、製造プロ
セスが複雑になるなどの欠点があった。

［発明の目的］ 本発明は、消′Ｒ電力が少なく、集積回路面積の小さい
、製造プロセスが簡単にして良好な走査パルスが得られ
る走査パルス発生回路を提供することを目的とする。

［発明の概要］ 本発明は、ソース、ドレイン端子の一方となる第１．第
２の端子とゲート端子とを有する第１．第２゜第３．第
４．第５の５個のトランジスタを備え、第１のトランジ
スタの第１端子は入力端子に、そのゲート端子は第１の
同期パルス入力端子に、その第２端子は第３と第４のト
ランジスタのゲート端子にそれぞれ接続され、第２のト
ランジスタの第１端子は第１の同期パルス入力端子また
は電源入力端子に、そのゲート端子は電源入力端子また
は第１の同期パルス入力端子に、その第２端子は第３の
トランジスタの第１端子と第５のトランジスタのゲート
端子にそれぞれ接続され、第３のトランジスタの第２端
子は接地端子に接続され、第４のトランジスタの第１端
子は第２の同期パルス入力端子に、その第２端子は第５
のトランジスタの第１端子に接続され、第５のトランジ
スタの第２端子は接地端子に接続されると共に、第４と
第５のトランジスタの接続中点を走査パルス出力端子に
接続してなる基本回路を複数個接続してなり、前記入力
端子にスタートパルスを入力することにより、各基本回
路の走査パルス出力端子より順次走査パルスを出力する
ものである。

［発明の実施例］ 以下、本発明の実施例を図面を用いて詳細に説明する。

第１図（ａ）は、本発明の一実施例に係る走査パルス発
生回路図、同図（ｂ）は、その回路の主な信号のタイム
チャートを示したものである。これらの図においてφｌ
、φ２はクロック（同期）パルス、φｓｔはスタートパ
ルス、ＶＤＤは電源電圧、　Ｖｃはアースで、Ｖｏｕｔ
ｌ、Ｖｏｕｔｚ、Ｖｏｕｌは出力パルスであり、これを
用いて例えば光検知素子アレイのスイッチトランジスタ
等を開閉する。

トランジスタＱｌｌにクロックパルスφ１に同期させて
、スタートパルスφｓｔを加えるとトランジスタＱ１３
のゲートが１１　ＨＩＴとなり、トランジスタＱＬ３が
４通状態となって、トランジスタＱ１ｓのゲートが１１
１”となり、トランジスタＱ１ｓは遮断状態となる。

更に、トランジスタＱｔ４のゲートも“Ｈ”となるので
、トランジスタＱ１４は導通状態になるが、トランジス
タＱ１４の第１端子であるドレインにはこの時クロック
が印加されていないので、出力端子にはパルスＶｏｕｔ
　１が出力されない。

次にクロックパルスφ２が入力されると、トランジスタ
Ｑ１４が導通状態でかつトランジスタＱｔｓが遮断状態
であるので、出力端子にはクロックパルスφ２に同期し
て出力パルスＶｏｕｔ１が得られる。

次にクロックパルスφ１が入力されると、このとき、ス
タートパルスφｓｔが“Ｌ”となることからトランジス
タＱ１３．トランジスタＱ１４のゲートは′Ｌ”となる
。したがって、トランジスタＱ１３．　トランジスタＱ
１４は、遮断状態となり、トランジスタＱｔｓのゲート
はＩｔ　ＨＩＩとなり、導通状態となって出力パルスＶ
ｏｕｔ１は“Ｌ”となる。

このあとクロックパルスφ２が入力されても、スタート
パルスφｓｔが入力されない限り、トランジスタＱ１４
が遮断状態を保っているので、出力端子にパルスＶｏｕ
ｔｘが出力されることはない。

第２図（ａ）は、本発明の他の一実施例に係る走査パル
ス発生回路図、同図（ｂ）は、その回路の主な信号のタ
イムチャートを示したものである。

トランジスタＱ１０１にクロックパルスφ１に同期させ
て、スタートパルスφｓｔを加えると、トランジスタＱ
１０３のゲートがＨ′″となり、トランジスタＱｚｏ３
が導通状態となって、トランジスタＱ１［＋５のゲート
が１１　Ｌ　１１となり、トランジスタＱｌｏｓは遮断
状態となる。更にトランジスタＱＩＱ４のゲートもＩＩ
　Ｈ７７となるので、トランジスタ０１０４は導通状態
となるが。

トランジスタＱ１［＋４の第１端子であるドレインには
、この時クロックパルスφ２が印加されていないので、
出力端子にはパルスが出力されない。

次にクロックパルスφ２が入力されると、トランジスタ
Ｑ１０４が導通状態でかつトランジスタＱ１０５が遮断
状態であるので、出力端子にはクロックパルスφ２に同
期して出力パルスＶｏｕｔ１が得られる。

次にクロックパルスφ１が入力されると、トランジスタ
０１［１３，トランジスタＱ１０４のゲートはＩＩＬ”
となる。ただしスタートパルスφｓｔは、前述のクロッ
クパルスφ１が入力されると、同時にＬＩ　Ｌ　ＩＨに
なるとする。

したがって、トランジスタＱｚｏ３．　）−ランジスタ
Ｑｘｏ４は遮断状態となる一方、トランジスタＱ１０２
が導入することからトランジスタＱ１０５のゲートは／
ｌ　ＨＴ１となり、導通状態となって、出力パルスＶｏ
ｕｔ　１は“Ｌｌ＋となる。

このあと、クロックパルスφ２が入力されても、スター
トパルスφｓｔが入力されない限りトランジスタＱ１［
＋４が遮断状態を保っているので、出力端子にパルスＶ
ｏｕｔ　１が出力されることはない。

上記した如く、第１図、および第２図に示した実施例は
共に、パルスＶｏｕｔｘが出力され、このパルスを次段
のスタートパルスとして順次パルスＶｏｕｔｚ、Ｖｏｕ
ｔ：＋が出力され、ダイナミック走査回路が実現できる
。また、第１図（ｂ）、第２図（ｂ）に示されているよ
うに、出力パルスはクロックパルスφ１．φ２それぞれ
に同期している。

このように、本発明によるダイナミック走査回路におい
ては、従来の１ステージ（１段）あたり６個のトランジ
スタから５個のトランジスタに減少し、かつトランジス
タ（ｂ＜とトランジスタＱｚｓ、　　トランジスタＱ１
［＋４とトランジスタＱＩＯ５とは、同時に導通状態と
なることがない。従って、トランジスタＱｚｓ及びトラ
ンジスタＱｔｏｓのチャネル幅（即ちトランジスタの大
きさ）を大きくする必要がなく、１ステージ当りの集積
面積を非常に小さくすることができる。

また電源電圧ＶＤＤ又はグロックパルスφ１．φ２が接
地との間で導通状態となるのは、パルスが出力されてい
るステージのみであり、ダイナミック走査回路の速度に
関係なく、消費電力を小さくすることができる。

また、更にトランジスタＱｚｓとトランジスタＱ１［＋
５のしきい値電圧のバラツキは、トランジスタＱ１４と
トランジスタＱｔｓ及びトランジスタＱ１０４とトラン
ジスタ０１０Ｓが同時に導通状態になることはないので
、直接出力に影響を及ぼすことがない。更に素子は２つ
の実施例共に全てＮチャネルＭＯ３ＦＥＴだけで植成で
きるので製造プロセスが容易となる。

次に、ブートストラップ効果を利用した本発明の他の実
施例を第３図（ａ）、（ｂ）、第４図（ａ）、（ｂ）に
示す。

第３図（ａ）において、φ１．φ２はクロック（同期）
パルス、φｓｔはスタートパルス、ＶＤＤは電源電圧、
Ｖｃはアースで、Ｖｏｕｔｌ、Ｖｏｕｔｚは出力パルス
である。

この実施例においては、トランジスタＱ２４のソース、
ドレインとゲート間の結合容量を大きく形成してブート
ストラップ的効果をトランジスタＱ２４に与えることに
より、出力レベルを電源レベルにまで高めている。

即ち、今、点ＡがＩＩ　Ｈ＋＋とする。次にクロックパ
ルスφ２が入力されると、トランジスタＱ２４を通じて
点Ｃの電位が上昇する。点ＣとＡのブートストラップ容
量（ＭＯＳＦＥＴの寄生容量）を通じて点Ａの電位が上
昇し、トランジスタＱ２４が非飽和領域で動作するよう
になる。従って、点Ｃにはクロックパルスと全く同じ波
形のパルスＶｏｕｔ１が出力される。このとき同時にト
ランジスタ０２６が導通状態にあるので点りに“Ｈ’″
が書き込まれる。この電位はほぼ入力クロックパルスの
ｒｒＨ”からトランジスタ０２６のしきい値電圧分をひ
いた電位となる。

次に、φ１が入力されるとトランジスタＱ２９が導通状
態であるので点ＦはＩＩ　Ｈ１１となり、上述した同じ
理由により出力端子にパルスＶｏｕｔ２が出力する。

このようにして、順次、クロックパルスφ１及びφ２に
それぞれ同期した出力パルスを得ることができる。

この実施例によるブートストラップ効果を利用したダイ
ナミック走査回路を用いると、前述の第１図に示した実
施例の利点を何ら損なうことなくかつ出力パルスがほと
んど人力クロックパルスφと同じものが得られる。また
、製造プロセスは、トランジスタ０２４部分のドレイン
・ソースとなるＮ型拡散層とゲート間の結合容量を増加
（すなわち拡散層とゲート電極の重なり量を増加）させ
るだけで、プロセスの変更を何らすることなく、容易に
製造することができる。

第３図（ｂ）は本発明の別の実施例を示したものである
。第３図（ａ）の実施例においては、点ＡとＣの間にブ
ートストラップ容量としてＭＯ３Ｆ［ＥＴの寄生容量を
用いたのに対し、この第３図（ｂ）の実施例の場合には
外部から容量Ｃ３５を付加したものである。もちろん、
この容量も含めて集積化し得ることは言うまでもない。

ダイナミック走査回路の動作及びブートストラップ効果
は、第３図（ａ）のものと何ら変るものでない。

第４図（ａ）は本発明の更に別の実施例を示したもので
ある。第４図（ａ）は第２図に示した実施例のものにブ
ートストラップ効果を利用したものであり、トランジス
タ０２０４のドレイン・ソースとなるＮ型拡散層とゲー
ト間の結合容量（ＭＯＳＦＥＴの寄生容量）を使用した
ものである。

第４図（ｂ）は本発明の更に他の実施例を示したもので
ある。第４図（ｂ）は、第４図（ａ）の実施例において
トランジスタＱ２［＋４のＭＯＳＦＥＴの寄生容量を用
いたのに対し、外部から容量Ｃ３Ｑ６を付加したもので
ある。もちろん、この容量も含めて集積化可能であるし
、ダイナミック走査回路の動作及びブー１−ストラップ
効果は第４図（ａ）のものと何ら変るものではない。

尚、以上の説明は、ＮチャネルＭＯ３ＦＥＴを対象にし
て行なってきたが、ＰチャネルＭＯ５ＦＥＴでももちろ
ん可能であるし、本発明の趣旨を逸脱しない範囲で他の
接合型電界効果トランジスタ、あるいは静電誘導トラン
ジスタを利用することができることは言う迄もない。

［発明の効果］ 以上詳述したように、本発明によれば、パルスが出力さ
れている１段のみにおいて電力が消費されるので、走査
速度に関係がなく、低消ｇｊｋ電力が実現でき、トラン
ジスタのしきい電圧の影響が少なく、ブートストラップ
効果を利用することによって、速度が向上し、クロック
パルスとほぼ同じ振幅のパルスが出力され、■ステージ
当りのトランジスタの数が１個減少したことにより集積
面精が減少し、２相入力クロツクの両方のパルスに同期
して出力されるので走査速度が向上する。また、１種類
のチャネルＭＯ５ＦＥＴにより構成されているので、製
造プロセスが容易となる。従って、光検知器アレイなど
と同一チップ上に作ることが容易になる。更に製造プロ
セスが容易であることから、信頼性が向上するという優
れた効果を発揮する。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例に係る走査パルス発生
回路図、同図（ｂ）はその主要信号のタイムチャート、
第２図（ａ）は本発明の他の実施例に係る走査パルス発
生回路図、同図（ｂ）はその主要信号のタイムチャート
、第３図（ａ）、（ｂ）は本発明の更に別の実施例に係
る走査パルス発生回路図、第４図（ａ）。 （ｂ）は本発明の更に他の実施例に係る走査パルス発生
回路図、第５図（ａ）は従来の走査パルス発生回路図、
同図（ｂ）はその主要信号のタイムチャートである。 φ１．φ２・・・クロック（同期）パルス、φｓｔ・・
・スタートパルス、　Ｃ３６，Ｃ３ｏｓ−付加容量、Ｑ
　ｔ　１〜Ｑ　Ｉ　Ｓ　ｔＱ２１Ａ＋Ｑ３Ｓ、Ｑ１０１
−ＣｕＯ２，Ｑ２０１−Ｑ２［ＩＳ、Ｑ３０１−０３Ｏ
５・・・トランジスタ。 ゛−，，／’ （ｂ） Ｖ。ｕｌ：ｌ−ｍ−」］−一一一一 第２図 （ａ） （ｂ） ｏｕ１３ 第３図 （ａ） （ｂ） ＶＯｕ目　　　　　　　　Ｖｏｕ１２ （ｂ） ＶＯｕｌｌ　　　　　　　　　　Ｖｏｕ１２第５図 （ａ） 第５図 （ｂ） ■。ｕ１３

Claims (3)

【特許請求の範囲】
1. （１）ソース、ドレイン端子の一方となる第１、第２の
   端子とゲート端子とを有する第１、第２、第３、第４、
   第５の５個のトランジスタを備え、第１のトランジスタ
   の第１端子は入力端子に、そのゲート端子は第１の同期
   パルス入力端子に、その第２端子は第３と第４のトラン
   ジスタのゲート端子にそれぞれ接続され、第２のトラン
   ジスタの第１端子は第１の同期パルス入力端子または電
   源入力端子に、そのゲート端子は電源入力端子または第
   １の同期パルス入力端子に、その第２端子は第３のトラ
   ンジスタの第１端子と第５のトランジスタのゲート端子
   にそれぞれ接続され、第３のトランジスタの第２端子は
   接地端子に接続され、第４のトランジスタの第１端子は
   第２の同期パルス入力端子に、その第２端子は第５のト
   ランジスタの第１端子に接続され、第５のトランジスタ
   の第２端子は接地端子に接続されると共に、第４と第５
   のトランジスタの接続中点が走査パルス出力端子に接続
   されてなる基本回路を複数個接続してなり、前記入力端
   子にスタートパルスを入力することにより、各基本回路
   の走査パルス出力端子より順次走査パルスを出力するこ
   とを特徴とする走査パルス発生回路。
2. （２）特許請求の範囲第１項記載において、前記第４の
   トランジスタのゲート端子と第２端子間には寄生容量を
   形成して成ることを特徴とする走査パルス発生回路。
3. （３）特許請求の範囲第１項記載において、前記第４の
   トランジスタのゲート端子と第２端子間に容量性素子を
   設けて成ることを特徴とする走査パルス発生回路。