JPS6286913A - 走査パルス発生回路 - Google Patents
走査パルス発生回路Info
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- JPS6286913A JPS6286913A JP60225996A JP22599685A JPS6286913A JP S6286913 A JPS6286913 A JP S6286913A JP 60225996 A JP60225996 A JP 60225996A JP 22599685 A JP22599685 A JP 22599685A JP S6286913 A JPS6286913 A JP S6286913A
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- pulse
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
本発明は1例えば光学文字読み取り装置やファクシミリ
等に用いられる複数の光電変換素子を時間的かつディジ
タル的に選択走査するパルスを発生させるのに好適な走
査パルス発生回路に関する。
等に用いられる複数の光電変換素子を時間的かつディジ
タル的に選択走査するパルスを発生させるのに好適な走
査パルス発生回路に関する。
[先行技術の説明]
従来、この種の走査パルス発生回路としては、−次元あ
るいは二次元状に配置された複数の光電変換素子を順次
選択するために、2相以上のクロックパルスφ1.φ2
により入カスタードパルスφstを一定時間ずつ延長さ
せて順次出力させるシフトレジスタ型の走査回路が一般
に利用されている。この走査回路の一例としてMO3電
界効果トランジスタ(以下MO3FETと呼ぶ)を用い
たシフトレジスタ型走査回路の初めの3段の回路図を第
5図(a)に示す。
るいは二次元状に配置された複数の光電変換素子を順次
選択するために、2相以上のクロックパルスφ1.φ2
により入カスタードパルスφstを一定時間ずつ延長さ
せて順次出力させるシフトレジスタ型の走査回路が一般
に利用されている。この走査回路の一例としてMO3電
界効果トランジスタ(以下MO3FETと呼ぶ)を用い
たシフトレジスタ型走査回路の初めの3段の回路図を第
5図(a)に示す。
φ1.φ2は入力クロックパルス、φstは入カスター
ドパルス、またVDDは駆動用の直流電源、Vcはアー
ス電圧である。
ドパルス、またVDDは駆動用の直流電源、Vcはアー
ス電圧である。
各段とも同一の回路構成をとり、1段目は、トランジス
タTrz、Trsのドレインを直流電源VDDに、ゲー
トを入力クロックパルスφ1.φ2に接続し、トランジ
スタTrzのソースとトランジスタTr3のドレインあ
るいはトランジスタTrsのソースとトランジスタTr
6のドレインを直列に組み合せた回路に1ヘランジスタ
Tr+、、hランジスタ゛rr4を接続してなる。
タTrz、Trsのドレインを直流電源VDDに、ゲー
トを入力クロックパルスφ1.φ2に接続し、トランジ
スタTrzのソースとトランジスタTr3のドレインあ
るいはトランジスタTrsのソースとトランジスタTr
6のドレインを直列に組み合せた回路に1ヘランジスタ
Tr+、、hランジスタ゛rr4を接続してなる。
以下の説明は、NチャンネルMO3FETを例にとり、
正論理(正に高い電圧を′1″、アース電圧をrr O
uで表現する)を用いて行なうが、Pチャンネルについ
ても電圧の符号を逆にする負論理を用いれば全く同様に
説明できる。
正論理(正に高い電圧を′1″、アース電圧をrr O
uで表現する)を用いて行なうが、Pチャンネルについ
ても電圧の符号を逆にする負論理を用いれば全く同様に
説明できる。
第5図(b)のタイムチャートに示す如く、入カスター
ドパルスφstが、クロックパルスφ1に同期してトラ
ンジスタTrxに加えられると、A点の電位が高レベル
(以下、rt Huと略す)となり、トランジスタTr
3が導通してB点の電位が低レベル(以下、11L”レ
ベルと略す)となる。
ドパルスφstが、クロックパルスφ1に同期してトラ
ンジスタTrxに加えられると、A点の電位が高レベル
(以下、rt Huと略す)となり、トランジスタTr
3が導通してB点の電位が低レベル(以下、11L”レ
ベルと略す)となる。
次のタイミングで、クロックパルスφ2が入力すると、
トランジスタTr4が導通して0点の電位が11111
となり、トランジスタTr6が遮断状態となる。
トランジスタTr4が導通して0点の電位が11111
となり、トランジスタTr6が遮断状態となる。
次にクロックパルスφ1が入力すると、トランジスタT
rsが導通することにより、1段目の出力パルスVou
tzがIIH”となる。このとき、入カスタードパルス
φstが111″′になることから、A点がIt L
IIとなり、トランジスタTr3が遮断する。
rsが導通することにより、1段目の出力パルスVou
tzがIIH”となる。このとき、入カスタードパルス
φstが111″′になることから、A点がIt L
IIとなり、トランジスタTr3が遮断する。
従って1次にクロックパルスφ2が入力したときには、
トランジスタTrzが導通することによりB点がH′″
、また、同時にトランジスタTr<が導通すめことによ
り0点がrz HuとなってトランジスタTr6が導通
し、1段目の出力パルスVoutzがII L 11と
なる。
トランジスタTrzが導通することによりB点がH′″
、また、同時にトランジスタTr<が導通すめことによ
り0点がrz HuとなってトランジスタTr6が導通
し、1段目の出力パルスVoutzがII L 11と
なる。
この1段目の出力パルスVout1は、2段目の入カス
タードパルスとなり、以下同様にして次々と各段に伝達
されていく結果、第5図(b)に示すタイミングで次々
と出力パルスVoutl、Voutz、Vout3.”
・が得られることとなる。
タードパルスとなり、以下同様にして次々と各段に伝達
されていく結果、第5図(b)に示すタイミングで次々
と出力パルスVoutl、Voutz、Vout3.”
・が得られることとなる。
上記のMOSFETを利用するシフトレジスタ型走査回
路は、回路素子をすべてMOSFETがら製作でき、装
作工程が簡単である等の点で半導体集積回路に適してお
り、その集積度および歩留りの向上も容易である。また
、動作マージンも高く、各段の特性バラツキも小さいの
で、複数段の出力が要求される走査回路としては優れた
ものになる。
路は、回路素子をすべてMOSFETがら製作でき、装
作工程が簡単である等の点で半導体集積回路に適してお
り、その集積度および歩留りの向上も容易である。また
、動作マージンも高く、各段の特性バラツキも小さいの
で、複数段の出力が要求される走査回路としては優れた
ものになる。
しかしながら、上記の走査回路は、以下の欠点を有して
いる。
いる。
(1)2段のインバータの片方は、クロックパルスが印
加される毎に、電源と接地間に電流が流れ、消費電力が
大きい、走査回路の速度が上昇するにつれて、増々消費
電力が増大する。
加される毎に、電源と接地間に電流が流れ、消費電力が
大きい、走査回路の速度が上昇するにつれて、増々消費
電力が増大する。
(2)負荷の駆動能力は、トランジスタTrsで決まる
ので、ドライバトランジスタTr[iのチャネル幅(即
ち、トランジスタの大きさ)を大きくしなくてはならず
、トランジスタの占有面積従って集積化された回路面積
が大きくなり、歩留りが低下する。
ので、ドライバトランジスタTr[iのチャネル幅(即
ち、トランジスタの大きさ)を大きくしなくてはならず
、トランジスタの占有面積従って集積化された回路面積
が大きくなり、歩留りが低下する。
(3)出力振幅が電源電圧に比べて小さい、即ち、出力
のLL OI+レベルは接地電位にならず、ドライバト
ランジスタTr6の電位降下分だけ小さく出力される。
のLL OI+レベルは接地電位にならず、ドライバト
ランジスタTr6の電位降下分だけ小さく出力される。
(4)トランジスタTr6のしきい電圧のバラツキがそ
のまま出力され、影響が大きい。
のまま出力され、影響が大きい。
一方、第5図(a)に示した走査回路の他にも、相補形
MO5FET (CMO3)によるシフトレジスタも考
えられている。CMO3回路を用いると、高速で低消費
電力であり、1段あたりの構成素子が少なくなるが、N
チャネルM OS F E TとPチャネルMO5FE
Tを同一チップ上に集積化しなければならず、製造プロ
セスが複雑になるなどの欠点があった。
MO5FET (CMO3)によるシフトレジスタも考
えられている。CMO3回路を用いると、高速で低消費
電力であり、1段あたりの構成素子が少なくなるが、N
チャネルM OS F E TとPチャネルMO5FE
Tを同一チップ上に集積化しなければならず、製造プロ
セスが複雑になるなどの欠点があった。
[発明の目的]
本発明は、消′R電力が少なく、集積回路面積の小さい
、製造プロセスが簡単にして良好な走査パルスが得られ
る走査パルス発生回路を提供することを目的とする。
、製造プロセスが簡単にして良好な走査パルスが得られ
る走査パルス発生回路を提供することを目的とする。
[発明の概要]
本発明は、ソース、ドレイン端子の一方となる第1.第
2の端子とゲート端子とを有する第1.第2゜第3.第
4.第5の5個のトランジスタを備え、第1のトランジ
スタの第1端子は入力端子に、そのゲート端子は第1の
同期パルス入力端子に、その第2端子は第3と第4のト
ランジスタのゲート端子にそれぞれ接続され、第2のト
ランジスタの第1端子は第1の同期パルス入力端子また
は電源入力端子に、そのゲート端子は電源入力端子また
は第1の同期パルス入力端子に、その第2端子は第3の
トランジスタの第1端子と第5のトランジスタのゲート
端子にそれぞれ接続され、第3のトランジスタの第2端
子は接地端子に接続され、第4のトランジスタの第1端
子は第2の同期パルス入力端子に、その第2端子は第5
のトランジスタの第1端子に接続され、第5のトランジ
スタの第2端子は接地端子に接続されると共に、第4と
第5のトランジスタの接続中点を走査パルス出力端子に
接続してなる基本回路を複数個接続してなり、前記入力
端子にスタートパルスを入力することにより、各基本回
路の走査パルス出力端子より順次走査パルスを出力する
ものである。
2の端子とゲート端子とを有する第1.第2゜第3.第
4.第5の5個のトランジスタを備え、第1のトランジ
スタの第1端子は入力端子に、そのゲート端子は第1の
同期パルス入力端子に、その第2端子は第3と第4のト
ランジスタのゲート端子にそれぞれ接続され、第2のト
ランジスタの第1端子は第1の同期パルス入力端子また
は電源入力端子に、そのゲート端子は電源入力端子また
は第1の同期パルス入力端子に、その第2端子は第3の
トランジスタの第1端子と第5のトランジスタのゲート
端子にそれぞれ接続され、第3のトランジスタの第2端
子は接地端子に接続され、第4のトランジスタの第1端
子は第2の同期パルス入力端子に、その第2端子は第5
のトランジスタの第1端子に接続され、第5のトランジ
スタの第2端子は接地端子に接続されると共に、第4と
第5のトランジスタの接続中点を走査パルス出力端子に
接続してなる基本回路を複数個接続してなり、前記入力
端子にスタートパルスを入力することにより、各基本回
路の走査パルス出力端子より順次走査パルスを出力する
ものである。
[発明の実施例]
以下、本発明の実施例を図面を用いて詳細に説明する。
第1図(a)は、本発明の一実施例に係る走査パルス発
生回路図、同図(b)は、その回路の主な信号のタイム
チャートを示したものである。これらの図においてφl
、φ2はクロック(同期)パルス、φstはスタートパ
ルス、VDDは電源電圧、 Vcはアースで、Vout
l、Voutz、Voulは出力パルスであり、これを
用いて例えば光検知素子アレイのスイッチトランジスタ
等を開閉する。
生回路図、同図(b)は、その回路の主な信号のタイム
チャートを示したものである。これらの図においてφl
、φ2はクロック(同期)パルス、φstはスタートパ
ルス、VDDは電源電圧、 Vcはアースで、Vout
l、Voutz、Voulは出力パルスであり、これを
用いて例えば光検知素子アレイのスイッチトランジスタ
等を開閉する。
トランジスタQllにクロックパルスφ1に同期させて
、スタートパルスφstを加えるとトランジスタQ13
のゲートが11 HITとなり、トランジスタQL3が
4通状態となって、トランジスタQ1sのゲートが11
1”となり、トランジスタQ1sは遮断状態となる。
、スタートパルスφstを加えるとトランジスタQ13
のゲートが11 HITとなり、トランジスタQL3が
4通状態となって、トランジスタQ1sのゲートが11
1”となり、トランジスタQ1sは遮断状態となる。
更に、トランジスタQt4のゲートも“H”となるので
、トランジスタQ14は導通状態になるが、トランジス
タQ14の第1端子であるドレインにはこの時クロック
が印加されていないので、出力端子にはパルスVout
1が出力されない。
、トランジスタQ14は導通状態になるが、トランジス
タQ14の第1端子であるドレインにはこの時クロック
が印加されていないので、出力端子にはパルスVout
1が出力されない。
次にクロックパルスφ2が入力されると、トランジスタ
Q14が導通状態でかつトランジスタQtsが遮断状態
であるので、出力端子にはクロックパルスφ2に同期し
て出力パルスVout1が得られる。
Q14が導通状態でかつトランジスタQtsが遮断状態
であるので、出力端子にはクロックパルスφ2に同期し
て出力パルスVout1が得られる。
次にクロックパルスφ1が入力されると、このとき、ス
タートパルスφstが“L”となることからトランジス
タQ13.トランジスタQ14のゲートは′L”となる
。したがって、トランジスタQ13. トランジスタQ
14は、遮断状態となり、トランジスタQtsのゲート
はIt HIIとなり、導通状態となって出力パルスV
out1は“L”となる。
タートパルスφstが“L”となることからトランジス
タQ13.トランジスタQ14のゲートは′L”となる
。したがって、トランジスタQ13. トランジスタQ
14は、遮断状態となり、トランジスタQtsのゲート
はIt HIIとなり、導通状態となって出力パルスV
out1は“L”となる。
このあとクロックパルスφ2が入力されても、スタート
パルスφstが入力されない限り、トランジスタQ14
が遮断状態を保っているので、出力端子にパルスVou
txが出力されることはない。
パルスφstが入力されない限り、トランジスタQ14
が遮断状態を保っているので、出力端子にパルスVou
txが出力されることはない。
第2図(a)は、本発明の他の一実施例に係る走査パル
ス発生回路図、同図(b)は、その回路の主な信号のタ
イムチャートを示したものである。
ス発生回路図、同図(b)は、その回路の主な信号のタ
イムチャートを示したものである。
トランジスタQ101にクロックパルスφ1に同期させ
て、スタートパルスφstを加えると、トランジスタQ
103のゲートがH′″となり、トランジスタQzo3
が導通状態となって、トランジスタQ1[+5のゲート
が11 L 11となり、トランジスタQlosは遮断
状態となる。更にトランジスタQIQ4のゲートもII
H77となるので、トランジスタ0104は導通状態
となるが。
て、スタートパルスφstを加えると、トランジスタQ
103のゲートがH′″となり、トランジスタQzo3
が導通状態となって、トランジスタQ1[+5のゲート
が11 L 11となり、トランジスタQlosは遮断
状態となる。更にトランジスタQIQ4のゲートもII
H77となるので、トランジスタ0104は導通状態
となるが。
トランジスタQ1[+4の第1端子であるドレインには
、この時クロックパルスφ2が印加されていないので、
出力端子にはパルスが出力されない。
、この時クロックパルスφ2が印加されていないので、
出力端子にはパルスが出力されない。
次にクロックパルスφ2が入力されると、トランジスタ
Q104が導通状態でかつトランジスタQ105が遮断
状態であるので、出力端子にはクロックパルスφ2に同
期して出力パルスVout1が得られる。
Q104が導通状態でかつトランジスタQ105が遮断
状態であるので、出力端子にはクロックパルスφ2に同
期して出力パルスVout1が得られる。
次にクロックパルスφ1が入力されると、トランジスタ
01[13,トランジスタQ104のゲートはIIL”
となる。ただしスタートパルスφstは、前述のクロッ
クパルスφ1が入力されると、同時にLI L IHに
なるとする。
01[13,トランジスタQ104のゲートはIIL”
となる。ただしスタートパルスφstは、前述のクロッ
クパルスφ1が入力されると、同時にLI L IHに
なるとする。
したがって、トランジスタQzo3. )−ランジスタ
Qxo4は遮断状態となる一方、トランジスタQ102
が導入することからトランジスタQ105のゲートは/
l HT1となり、導通状態となって、出力パルスVo
ut 1は“Ll+となる。
Qxo4は遮断状態となる一方、トランジスタQ102
が導入することからトランジスタQ105のゲートは/
l HT1となり、導通状態となって、出力パルスVo
ut 1は“Ll+となる。
このあと、クロックパルスφ2が入力されても、スター
トパルスφstが入力されない限りトランジスタQ1[
+4が遮断状態を保っているので、出力端子にパルスV
out 1が出力されることはない。
トパルスφstが入力されない限りトランジスタQ1[
+4が遮断状態を保っているので、出力端子にパルスV
out 1が出力されることはない。
上記した如く、第1図、および第2図に示した実施例は
共に、パルスVoutxが出力され、このパルスを次段
のスタートパルスとして順次パルスVoutz、Vou
t:+が出力され、ダイナミック走査回路が実現できる
。また、第1図(b)、第2図(b)に示されているよ
うに、出力パルスはクロックパルスφ1.φ2それぞれ
に同期している。
共に、パルスVoutxが出力され、このパルスを次段
のスタートパルスとして順次パルスVoutz、Vou
t:+が出力され、ダイナミック走査回路が実現できる
。また、第1図(b)、第2図(b)に示されているよ
うに、出力パルスはクロックパルスφ1.φ2それぞれ
に同期している。
このように、本発明によるダイナミック走査回路におい
ては、従来の1ステージ(1段)あたり6個のトランジ
スタから5個のトランジスタに減少し、かつトランジス
タ(b<とトランジスタQzs、 トランジスタQ1
[+4とトランジスタQIO5とは、同時に導通状態と
なることがない。従って、トランジスタQzs及びトラ
ンジスタQtosのチャネル幅(即ちトランジスタの大
きさ)を大きくする必要がなく、1ステージ当りの集積
面積を非常に小さくすることができる。
ては、従来の1ステージ(1段)あたり6個のトランジ
スタから5個のトランジスタに減少し、かつトランジス
タ(b<とトランジスタQzs、 トランジスタQ1
[+4とトランジスタQIO5とは、同時に導通状態と
なることがない。従って、トランジスタQzs及びトラ
ンジスタQtosのチャネル幅(即ちトランジスタの大
きさ)を大きくする必要がなく、1ステージ当りの集積
面積を非常に小さくすることができる。
また電源電圧VDD又はグロックパルスφ1.φ2が接
地との間で導通状態となるのは、パルスが出力されてい
るステージのみであり、ダイナミック走査回路の速度に
関係なく、消費電力を小さくすることができる。
地との間で導通状態となるのは、パルスが出力されてい
るステージのみであり、ダイナミック走査回路の速度に
関係なく、消費電力を小さくすることができる。
また、更にトランジスタQzsとトランジスタQ1[+
5のしきい値電圧のバラツキは、トランジスタQ14と
トランジスタQts及びトランジスタQ104とトラン
ジスタ010Sが同時に導通状態になることはないので
、直接出力に影響を及ぼすことがない。更に素子は2つ
の実施例共に全てNチャネルMO3FETだけで植成で
きるので製造プロセスが容易となる。
5のしきい値電圧のバラツキは、トランジスタQ14と
トランジスタQts及びトランジスタQ104とトラン
ジスタ010Sが同時に導通状態になることはないので
、直接出力に影響を及ぼすことがない。更に素子は2つ
の実施例共に全てNチャネルMO3FETだけで植成で
きるので製造プロセスが容易となる。
次に、ブートストラップ効果を利用した本発明の他の実
施例を第3図(a)、(b)、第4図(a)、(b)に
示す。
施例を第3図(a)、(b)、第4図(a)、(b)に
示す。
第3図(a)において、φ1.φ2はクロック(同期)
パルス、φstはスタートパルス、VDDは電源電圧、
Vcはアースで、Voutl、Voutzは出力パルス
である。
パルス、φstはスタートパルス、VDDは電源電圧、
Vcはアースで、Voutl、Voutzは出力パルス
である。
この実施例においては、トランジスタQ24のソース、
ドレインとゲート間の結合容量を大きく形成してブート
ストラップ的効果をトランジスタQ24に与えることに
より、出力レベルを電源レベルにまで高めている。
ドレインとゲート間の結合容量を大きく形成してブート
ストラップ的効果をトランジスタQ24に与えることに
より、出力レベルを電源レベルにまで高めている。
即ち、今、点AがII H++とする。次にクロックパ
ルスφ2が入力されると、トランジスタQ24を通じて
点Cの電位が上昇する。点CとAのブートストラップ容
量(MOSFETの寄生容量)を通じて点Aの電位が上
昇し、トランジスタQ24が非飽和領域で動作するよう
になる。従って、点Cにはクロックパルスと全く同じ波
形のパルスVout1が出力される。このとき同時にト
ランジスタ026が導通状態にあるので点りに“H’″
が書き込まれる。この電位はほぼ入力クロックパルスの
rrH”からトランジスタ026のしきい値電圧分をひ
いた電位となる。
ルスφ2が入力されると、トランジスタQ24を通じて
点Cの電位が上昇する。点CとAのブートストラップ容
量(MOSFETの寄生容量)を通じて点Aの電位が上
昇し、トランジスタQ24が非飽和領域で動作するよう
になる。従って、点Cにはクロックパルスと全く同じ波
形のパルスVout1が出力される。このとき同時にト
ランジスタ026が導通状態にあるので点りに“H’″
が書き込まれる。この電位はほぼ入力クロックパルスの
rrH”からトランジスタ026のしきい値電圧分をひ
いた電位となる。
次に、φ1が入力されるとトランジスタQ29が導通状
態であるので点FはII H11となり、上述した同じ
理由により出力端子にパルスVout2が出力する。
態であるので点FはII H11となり、上述した同じ
理由により出力端子にパルスVout2が出力する。
このようにして、順次、クロックパルスφ1及びφ2に
それぞれ同期した出力パルスを得ることができる。
それぞれ同期した出力パルスを得ることができる。
この実施例によるブートストラップ効果を利用したダイ
ナミック走査回路を用いると、前述の第1図に示した実
施例の利点を何ら損なうことなくかつ出力パルスがほと
んど人力クロックパルスφと同じものが得られる。また
、製造プロセスは、トランジスタ024部分のドレイン
・ソースとなるN型拡散層とゲート間の結合容量を増加
(すなわち拡散層とゲート電極の重なり量を増加)させ
るだけで、プロセスの変更を何らすることなく、容易に
製造することができる。
ナミック走査回路を用いると、前述の第1図に示した実
施例の利点を何ら損なうことなくかつ出力パルスがほと
んど人力クロックパルスφと同じものが得られる。また
、製造プロセスは、トランジスタ024部分のドレイン
・ソースとなるN型拡散層とゲート間の結合容量を増加
(すなわち拡散層とゲート電極の重なり量を増加)させ
るだけで、プロセスの変更を何らすることなく、容易に
製造することができる。
第3図(b)は本発明の別の実施例を示したものである
。第3図(a)の実施例においては、点AとCの間にブ
ートストラップ容量としてMO3F[ETの寄生容量を
用いたのに対し、この第3図(b)の実施例の場合には
外部から容量C35を付加したものである。もちろん、
この容量も含めて集積化し得ることは言うまでもない。
。第3図(a)の実施例においては、点AとCの間にブ
ートストラップ容量としてMO3F[ETの寄生容量を
用いたのに対し、この第3図(b)の実施例の場合には
外部から容量C35を付加したものである。もちろん、
この容量も含めて集積化し得ることは言うまでもない。
ダイナミック走査回路の動作及びブートストラップ効果
は、第3図(a)のものと何ら変るものでない。
は、第3図(a)のものと何ら変るものでない。
第4図(a)は本発明の更に別の実施例を示したもので
ある。第4図(a)は第2図に示した実施例のものにブ
ートストラップ効果を利用したものであり、トランジス
タ0204のドレイン・ソースとなるN型拡散層とゲー
ト間の結合容量(MOSFETの寄生容量)を使用した
ものである。
ある。第4図(a)は第2図に示した実施例のものにブ
ートストラップ効果を利用したものであり、トランジス
タ0204のドレイン・ソースとなるN型拡散層とゲー
ト間の結合容量(MOSFETの寄生容量)を使用した
ものである。
第4図(b)は本発明の更に他の実施例を示したもので
ある。第4図(b)は、第4図(a)の実施例において
トランジスタQ2[+4のMOSFETの寄生容量を用
いたのに対し、外部から容量C3Q6を付加したもので
ある。もちろん、この容量も含めて集積化可能であるし
、ダイナミック走査回路の動作及びブー1−ストラップ
効果は第4図(a)のものと何ら変るものではない。
ある。第4図(b)は、第4図(a)の実施例において
トランジスタQ2[+4のMOSFETの寄生容量を用
いたのに対し、外部から容量C3Q6を付加したもので
ある。もちろん、この容量も含めて集積化可能であるし
、ダイナミック走査回路の動作及びブー1−ストラップ
効果は第4図(a)のものと何ら変るものではない。
尚、以上の説明は、NチャネルMO3FETを対象にし
て行なってきたが、PチャネルMO5FETでももちろ
ん可能であるし、本発明の趣旨を逸脱しない範囲で他の
接合型電界効果トランジスタ、あるいは静電誘導トラン
ジスタを利用することができることは言う迄もない。
て行なってきたが、PチャネルMO5FETでももちろ
ん可能であるし、本発明の趣旨を逸脱しない範囲で他の
接合型電界効果トランジスタ、あるいは静電誘導トラン
ジスタを利用することができることは言う迄もない。
[発明の効果]
以上詳述したように、本発明によれば、パルスが出力さ
れている1段のみにおいて電力が消費されるので、走査
速度に関係がなく、低消gjk電力が実現でき、トラン
ジスタのしきい電圧の影響が少なく、ブートストラップ
効果を利用することによって、速度が向上し、クロック
パルスとほぼ同じ振幅のパルスが出力され、■ステージ
当りのトランジスタの数が1個減少したことにより集積
面精が減少し、2相入力クロツクの両方のパルスに同期
して出力されるので走査速度が向上する。また、1種類
のチャネルMO5FETにより構成されているので、製
造プロセスが容易となる。従って、光検知器アレイなど
と同一チップ上に作ることが容易になる。更に製造プロ
セスが容易であることから、信頼性が向上するという優
れた効果を発揮する。
れている1段のみにおいて電力が消費されるので、走査
速度に関係がなく、低消gjk電力が実現でき、トラン
ジスタのしきい電圧の影響が少なく、ブートストラップ
効果を利用することによって、速度が向上し、クロック
パルスとほぼ同じ振幅のパルスが出力され、■ステージ
当りのトランジスタの数が1個減少したことにより集積
面精が減少し、2相入力クロツクの両方のパルスに同期
して出力されるので走査速度が向上する。また、1種類
のチャネルMO5FETにより構成されているので、製
造プロセスが容易となる。従って、光検知器アレイなど
と同一チップ上に作ることが容易になる。更に製造プロ
セスが容易であることから、信頼性が向上するという優
れた効果を発揮する。
第1図(a)は本発明の一実施例に係る走査パルス発生
回路図、同図(b)はその主要信号のタイムチャート、
第2図(a)は本発明の他の実施例に係る走査パルス発
生回路図、同図(b)はその主要信号のタイムチャート
、第3図(a)、(b)は本発明の更に別の実施例に係
る走査パルス発生回路図、第4図(a)。 (b)は本発明の更に他の実施例に係る走査パルス発生
回路図、第5図(a)は従来の走査パルス発生回路図、
同図(b)はその主要信号のタイムチャートである。 φ1.φ2・・・クロック(同期)パルス、φst・・
・スタートパルス、 C36,C3os−付加容量、Q
t 1〜Q I S tQ21A+Q3S、Q101
−CuO2,Q201−Q2[IS、Q301−03O
5・・・トランジスタ。 ゛−,,/’ (b) V。ul:l−m−」]−一一一一 第2図 (a) (b) ou13 第3図 (a) (b) VOu目 Vou12 (b) VOull Vou12第5図 (a) 第5図 (b) ■。u13
回路図、同図(b)はその主要信号のタイムチャート、
第2図(a)は本発明の他の実施例に係る走査パルス発
生回路図、同図(b)はその主要信号のタイムチャート
、第3図(a)、(b)は本発明の更に別の実施例に係
る走査パルス発生回路図、第4図(a)。 (b)は本発明の更に他の実施例に係る走査パルス発生
回路図、第5図(a)は従来の走査パルス発生回路図、
同図(b)はその主要信号のタイムチャートである。 φ1.φ2・・・クロック(同期)パルス、φst・・
・スタートパルス、 C36,C3os−付加容量、Q
t 1〜Q I S tQ21A+Q3S、Q101
−CuO2,Q201−Q2[IS、Q301−03O
5・・・トランジスタ。 ゛−,,/’ (b) V。ul:l−m−」]−一一一一 第2図 (a) (b) ou13 第3図 (a) (b) VOu目 Vou12 (b) VOull Vou12第5図 (a) 第5図 (b) ■。u13
Claims (3)
- (1)ソース、ドレイン端子の一方となる第1、第2の
端子とゲート端子とを有する第1、第2、第3、第4、
第5の5個のトランジスタを備え、第1のトランジスタ
の第1端子は入力端子に、そのゲート端子は第1の同期
パルス入力端子に、その第2端子は第3と第4のトラン
ジスタのゲート端子にそれぞれ接続され、第2のトラン
ジスタの第1端子は第1の同期パルス入力端子または電
源入力端子に、そのゲート端子は電源入力端子または第
1の同期パルス入力端子に、その第2端子は第3のトラ
ンジスタの第1端子と第5のトランジスタのゲート端子
にそれぞれ接続され、第3のトランジスタの第2端子は
接地端子に接続され、第4のトランジスタの第1端子は
第2の同期パルス入力端子に、その第2端子は第5のト
ランジスタの第1端子に接続され、第5のトランジスタ
の第2端子は接地端子に接続されると共に、第4と第5
のトランジスタの接続中点が走査パルス出力端子に接続
されてなる基本回路を複数個接続してなり、前記入力端
子にスタートパルスを入力することにより、各基本回路
の走査パルス出力端子より順次走査パルスを出力するこ
とを特徴とする走査パルス発生回路。 - (2)特許請求の範囲第1項記載において、前記第4の
トランジスタのゲート端子と第2端子間には寄生容量を
形成して成ることを特徴とする走査パルス発生回路。 - (3)特許請求の範囲第1項記載において、前記第4の
トランジスタのゲート端子と第2端子間に容量性素子を
設けて成ることを特徴とする走査パルス発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60225996A JPS6286913A (ja) | 1985-10-12 | 1985-10-12 | 走査パルス発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60225996A JPS6286913A (ja) | 1985-10-12 | 1985-10-12 | 走査パルス発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6286913A true JPS6286913A (ja) | 1987-04-21 |
JPH0584967B2 JPH0584967B2 (ja) | 1993-12-03 |
Family
ID=16838157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60225996A Granted JPS6286913A (ja) | 1985-10-12 | 1985-10-12 | 走査パルス発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6286913A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6611248B2 (en) | 2000-05-31 | 2003-08-26 | Casio Computer Co., Ltd. | Shift register and electronic apparatus |
JP2006094249A (ja) * | 2004-09-27 | 2006-04-06 | Olympus Corp | 固体撮像装置 |
-
1985
- 1985-10-12 JP JP60225996A patent/JPS6286913A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0584967B2 (ja) | 1993-12-03 |
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Legal Events
Date | Code | Title | Description |
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