JPS6280897A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6280897A JPS6280897A JP60222102A JP22210285A JPS6280897A JP S6280897 A JPS6280897 A JP S6280897A JP 60222102 A JP60222102 A JP 60222102A JP 22210285 A JP22210285 A JP 22210285A JP S6280897 A JPS6280897 A JP S6280897A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はダイナミックランダムアクセスメモリなる半
導体記憶装置に係り、特にシェアドセンスアンプ方式の
改良に関するものである。
導体記憶装置に係り、特にシェアドセンスアンプ方式の
改良に関するものである。
第2図は例えば特開昭57−82286号公報に示され
た従来のシェアドセンスアンプ方式の半導体記憶装置を
示しており、この図において、(a)は記憶装置の回路
図、(b)はセンスアップ制御回路図、(C)はクロッ
タインミングチャートである。、同図(a)におい、て
、フリップフロップを形成するトランジスタ[11,(
21およびクロ・ツクφ、は二対のビット線He )、
(’s* )と(3t、 )、 (4L ’lによっ
て共有されている。以下、RおよびLはそれぞれ、右(
Right)左(Leftlを表す添字とスル。
た従来のシェアドセンスアンプ方式の半導体記憶装置を
示しており、この図において、(a)は記憶装置の回路
図、(b)はセンスアップ制御回路図、(C)はクロッ
タインミングチャートである。、同図(a)におい、て
、フリップフロップを形成するトランジスタ[11,(
21およびクロ・ツクφ、は二対のビット線He )、
(’s* )と(3t、 )、 (4L ’lによっ
て共有されている。以下、RおよびLはそれぞれ、右(
Right)左(Leftlを表す添字とスル。
RもしくはLのどちらか一万の側のみが選択され、選択
された側のワード線WL、 ・WB2の1本とダミー
ワード線DWL、 ・DWL、の電位のみが上昇する
。選択されない側のワード線WL、・WLNおよびダミ
ーワード線DWL、 ・DWL2はローレベルのまま
である。ととてR側のメモリセルが選択された場合につ
いて説明する。
された側のワード線WL、 ・WB2の1本とダミー
ワード線DWL、 ・DWL、の電位のみが上昇する
。選択されない側のワード線WL、・WLNおよびダミ
ーワード線DWL、 ・DWL2はローレベルのまま
である。ととてR側のメモリセルが選択された場合につ
いて説明する。
MC,、はワード線W L + * が選択された場
合にビット線(3,)に情報が読み出されろメモリセル
、M CN、はワード線WL、が選択された場合にビッ
ト綿(4,)に情報が読み出されるメモリセルである。
合にビット線(3,)に情報が読み出されろメモリセル
、M CN、はワード線WL、が選択された場合にビッ
ト綿(4,)に情報が読み出されるメモリセルである。
DC□ はダミーワード線D W L 、、により、D
C2,はダミーワード線D W L 2. により、
それぞれビット線(3,)および(4,)に、情報”
L ”の読み出し電位と情報°″H“の読み出し電位と
の中間電位が読み出されろダミーメモリセルである。(
5,)および(6R)はトランジスタで、それぞれソー
スがビット線(35)および(4,)に接続され、ゲー
トがプリチャージ・クロックφ。
C2,はダミーワード線D W L 2. により、
それぞれビット線(3,)および(4,)に、情報”
L ”の読み出し電位と情報°″H“の読み出し電位と
の中間電位が読み出されろダミーメモリセルである。(
5,)および(6R)はトランジスタで、それぞれソー
スがビット線(35)および(4,)に接続され、ゲー
トがプリチャージ・クロックφ。
、に接続され、ドレインをプリチャージ電位■。
1に接続されており、ビット線(3,)および(4、)
をプリチャージ電位■17 に充電するものである。セ
ンスノードf911.1フリツプフロツプを構成するト
ランジスタ(1)のドレインおよびフリップフロップを
構成するトランジスタ(2)のゲートに接続され、トラ
ンスファトランジスタ(75)を介してビット線(3,
)に接続されている。センス・ノード00)は1−ラン
ジスタ(2)のドレインおよびトランジスタ(1)のゲ
ートに接続され、トランスファ・トランジスタ(8,)
を介してビット線(4,)に接続されている。l・ラン
スファ・トランジスタ(7,)および(8,)はそれぞ
れゲートがクロック信号 に接続されている。クロック
φ、はトランジスタ(1)および(2)のソースに接続
されている。なお、図の右側にはWL、、 およびW
L、の2本のワードラインのみ示しであるが、実際はN
本(Nは任意の偶数)のワード線が存在し、それに付随
したMC1、からMC,までのN個のメモリセルがN/
2個ずつビット線(3,)および(4,)に接続されバ
ランスしている。また、図では1個のフリップフロップ
・センスアンプのみ示しているが、実際には複数個のセ
ンスアンプが縦に並びメモリセルのアレイを構成するの
が通常である。Ilo、Iloはビット線(31)、
(3L )と(411)、(4L)に生じろ電位をト
ランジスタ(Ill、(12)を介して出力すると共に
、外部からの情報を同ビット線とに入力するための入出
力線である。Ylはトランジスタ(+1)、((2)を
制御するクロック信号である。
をプリチャージ電位■17 に充電するものである。セ
ンスノードf911.1フリツプフロツプを構成するト
ランジスタ(1)のドレインおよびフリップフロップを
構成するトランジスタ(2)のゲートに接続され、トラ
ンスファトランジスタ(75)を介してビット線(3,
)に接続されている。センス・ノード00)は1−ラン
ジスタ(2)のドレインおよびトランジスタ(1)のゲ
ートに接続され、トランスファ・トランジスタ(8,)
を介してビット線(4,)に接続されている。l・ラン
スファ・トランジスタ(7,)および(8,)はそれぞ
れゲートがクロック信号 に接続されている。クロック
φ、はトランジスタ(1)および(2)のソースに接続
されている。なお、図の右側にはWL、、 およびW
L、の2本のワードラインのみ示しであるが、実際はN
本(Nは任意の偶数)のワード線が存在し、それに付随
したMC1、からMC,までのN個のメモリセルがN/
2個ずつビット線(3,)および(4,)に接続されバ
ランスしている。また、図では1個のフリップフロップ
・センスアンプのみ示しているが、実際には複数個のセ
ンスアンプが縦に並びメモリセルのアレイを構成するの
が通常である。Ilo、Iloはビット線(31)、
(3L )と(411)、(4L)に生じろ電位をト
ランジスタ(Ill、(12)を介して出力すると共に
、外部からの情報を同ビット線とに入力するための入出
力線である。Ylはトランジスタ(+1)、((2)を
制御するクロック信号である。
第2図(b)において、φ2.オよびφ、Lはトランス
ファトランジスタ(711,fs* )および(7L)
−(8L)を制御するクロ・ツク信号、A、ばR側のメ
モリセルが選択されたときハイレベルになる選択信号、
Δ、はL側のメモリセルが選択されたときハイレベルに
なる選択信号、14111,14L1.tANDゲート
、15..15.は遅延回路、16.。
ファトランジスタ(711,fs* )および(7L)
−(8L)を制御するクロ・ツク信号、A、ばR側のメ
モリセルが選択されたときハイレベルになる選択信号、
Δ、はL側のメモリセルが選択されたときハイレベルに
なる選択信号、14111,14L1.tANDゲート
、15..15.は遅延回路、16.。
16L+、tORゲートである。φはφ□ とφ2を発
生するためのもとになるクロック信号である。
生するためのもとになるクロック信号である。
次に動作について、第2図(C)のクロックタイミング
チャートを用い説明する。
チャートを用い説明する。
ビット線(311)、 (4111)と(3t、 )
、 (4L )がそれぞれプリチャージを位■Ill
Fl p ” m aに充電され、待機状態に保たれ
た後、R側が選択されたと仮定スる。時刻T、において
クロック信号φがハイレベルになると、選択信号A、が
ハイレベルとなっているので、ANDゲート(14,)
の出カババイレベルになり、ORゲー)(16,lの入
力に入って、(16++1の出力φ■はハイレベルにな
り、1−ランスファトランジスタ(7R)、(s* )
が導通する。選択されないL側のワード線W L 、L
からワード線WL、までと、ダミーワードMDWL、l
I、DWL2Lの2本はローレベルを保つ。一方、R側
においてはワード線WL、、からワード線WL、4Rま
でのN本のワード線1本と、ダミーワード線DWL1.
.DWLz*の2本の内の1本が選択されて電位が上昇
する。−例として、ワード線WL、、とダミーワード線
DWL211が選択された場合の説明を行う。時刻T2
にワード線WL。
、 (4L )がそれぞれプリチャージを位■Ill
Fl p ” m aに充電され、待機状態に保たれ
た後、R側が選択されたと仮定スる。時刻T、において
クロック信号φがハイレベルになると、選択信号A、が
ハイレベルとなっているので、ANDゲート(14,)
の出カババイレベルになり、ORゲー)(16,lの入
力に入って、(16++1の出力φ■はハイレベルにな
り、1−ランスファトランジスタ(7R)、(s* )
が導通する。選択されないL側のワード線W L 、L
からワード線WL、までと、ダミーワードMDWL、l
I、DWL2Lの2本はローレベルを保つ。一方、R側
においてはワード線WL、、からワード線WL、4Rま
でのN本のワード線1本と、ダミーワード線DWL1.
.DWLz*の2本の内の1本が選択されて電位が上昇
する。−例として、ワード線WL、、とダミーワード線
DWL211が選択された場合の説明を行う。時刻T2
にワード線WL。
、とダミーワード* D W L 、、 の電位が上
昇し、メモリセルMC□ に蓄えられていた情報がビッ
ト線(3つ)に、ダミーメモリセルDC211に蓄えら
れていた電荷がビット線(4,)にそれぞれ読み出され
る。読み出された情報はトランスファトランジスタ(7
II)、(8II)を介してセンスノード(91゜α0
)へ伝えられる。時刻T、でクロックφ3がローレベル
になりセンスアンプが活性化され、センスノード+91
.(10)に伝火られた情報は増幅され、トランスファ
トランジスタ(7* )、(8R)を介してビット線(
3# )、(41)へ逆戻りし、選択されたメモリセル
M C、、へ増幅された情報が再書き込みされる。クロ
ック信号φがハイレベルになってから遅延回路(15L
)で決まる遅延時間【の経過後、ORゲート(16L)
の出力に於て、クロックφ21が時刻T4でハイレベル
になり、増幅された情報はトランスファトランジスタ(
7L )、 (st、 )を介してビット線(3L
)、(4L lへ伝えられろ。リードサイクルでは時刻
T、においてYiがハイレベルになり、トランスシタ(
+1) 、 (12)を介して、読み出され増幅された
情報はIlo及びIloに伝達される。以上が一連の読
み出し・再書き込み動作であり、Lの側のメモリセル及
びダミーメモリセルが選択された場合も同様である。
昇し、メモリセルMC□ に蓄えられていた情報がビッ
ト線(3つ)に、ダミーメモリセルDC211に蓄えら
れていた電荷がビット線(4,)にそれぞれ読み出され
る。読み出された情報はトランスファトランジスタ(7
II)、(8II)を介してセンスノード(91゜α0
)へ伝えられる。時刻T、でクロックφ3がローレベル
になりセンスアンプが活性化され、センスノード+91
.(10)に伝火られた情報は増幅され、トランスファ
トランジスタ(7* )、(8R)を介してビット線(
3# )、(41)へ逆戻りし、選択されたメモリセル
M C、、へ増幅された情報が再書き込みされる。クロ
ック信号φがハイレベルになってから遅延回路(15L
)で決まる遅延時間【の経過後、ORゲート(16L)
の出力に於て、クロックφ21が時刻T4でハイレベル
になり、増幅された情報はトランスファトランジスタ(
7L )、 (st、 )を介してビット線(3L
)、(4L lへ伝えられろ。リードサイクルでは時刻
T、においてYiがハイレベルになり、トランスシタ(
+1) 、 (12)を介して、読み出され増幅された
情報はIlo及びIloに伝達される。以上が一連の読
み出し・再書き込み動作であり、Lの側のメモリセル及
びダミーメモリセルが選択された場合も同様である。
以上のように、この従来例のシェアドセンスアンプはセ
ンスアンプを2対のビット線で共有することにより、セ
ンスアンプの数が少なくて済んだため、チップ面積が減
少でき、ビット線長短縮によってセンスアンプの感度が
増大する効果があるが、消費電力の減少に対してはあま
り効果がないのが現状である。即ち、メモリセルへのデ
ータの再書き込みを目的としたリフレッシュサイクルに
おいては、時刻T、以前に上記と同様の動作を行い、T
、以降もYiがローレベルのままで、読み出された情報
はIlo及びI /、0に伝達されないが、クロック信
号φ2L によってトランジスタ(7L )、 (s
t、 )がオンするため選択されていない側のビット線
対(3L l、 (4L lに充放電電流が流れ無駄な
電力が消費されていたわけである。同様にL側のメモリ
セルが選択された場合に(よりロック信号φ211
によってトランジスタ(71)、 (8、)がオンし、
選択されない側のピッ)・線対(3、)、(4,)に無
駄な充放電電流が流れる。
ンスアンプを2対のビット線で共有することにより、セ
ンスアンプの数が少なくて済んだため、チップ面積が減
少でき、ビット線長短縮によってセンスアンプの感度が
増大する効果があるが、消費電力の減少に対してはあま
り効果がないのが現状である。即ち、メモリセルへのデ
ータの再書き込みを目的としたリフレッシュサイクルに
おいては、時刻T、以前に上記と同様の動作を行い、T
、以降もYiがローレベルのままで、読み出された情報
はIlo及びI /、0に伝達されないが、クロック信
号φ2L によってトランジスタ(7L )、 (s
t、 )がオンするため選択されていない側のビット線
対(3L l、 (4L lに充放電電流が流れ無駄な
電力が消費されていたわけである。同様にL側のメモリ
セルが選択された場合に(よりロック信号φ211
によってトランジスタ(71)、 (8、)がオンし、
選択されない側のピッ)・線対(3、)、(4,)に無
駄な充放電電流が流れる。
このような従来のシェアドセンスアンプでは、メモリセ
ルへのデータの再書き込みを目的としたリフレッシュサ
イクルにおいても、選択されていないメモリセルのある
側のピッ+−i 対にセンスアンプを接続しており、こ
のビット線対にも充放電電流が流れ、電力が消費されて
いた。
ルへのデータの再書き込みを目的としたリフレッシュサ
イクルにおいても、選択されていないメモリセルのある
側のピッ+−i 対にセンスアンプを接続しており、こ
のビット線対にも充放電電流が流れ、電力が消費されて
いた。
この発明はこのような問題点を解消するためになされた
もので、リフレッシュ動作時の電力消費を低減すること
を目的としたものである。
もので、リフレッシュ動作時の電力消費を低減すること
を目的としたものである。
この発明に係る半導体記憶装置は、シェアドセンスアン
プにおいてリフレッシュサイクルに於ては、選択されて
いないメモリセルのある側のビット線対にセンスアンプ
を接続しないようにしたものである。
プにおいてリフレッシュサイクルに於ては、選択されて
いないメモリセルのある側のビット線対にセンスアンプ
を接続しないようにしたものである。
この発明におけるシェアドセンスアンプは頁S be
fore RA Sリフレッシュサイクルや、外部信号
によって制御されろオートリフレッシュサイクルなどの
リフレッシュサイクルにおいて、l−ランスファトラン
ジスタ(7++ 1. (8* ’l、 (7L 1
゜(8L)を制御することにより、選択されていないメ
モリセルの側のビット線対にセンスアンプを接続しない
ようにする。
fore RA Sリフレッシュサイクルや、外部信号
によって制御されろオートリフレッシュサイクルなどの
リフレッシュサイクルにおいて、l−ランスファトラン
ジスタ(7++ 1. (8* ’l、 (7L 1
゜(8L)を制御することにより、選択されていないメ
モリセルの側のビット線対にセンスアンプを接続しない
ようにする。
以下、この発明の一実施例を図について説明する。第1
図は本実施例によるシェアドセンスアンプを示し、(a
lは記憶装置の回路図、(b)はセンスアンプ制御回路
図、(C)はクロックタイミングチャートである。同図
(b)は同図(a)におけるクロック信号φ□ および
φ21 を発生する回路図であり、A5およびALは
従来例で説明したメモリセルの選択信号である。φばI
・ランスファトランジスタ(7)。
図は本実施例によるシェアドセンスアンプを示し、(a
lは記憶装置の回路図、(b)はセンスアンプ制御回路
図、(C)はクロックタイミングチャートである。同図
(b)は同図(a)におけるクロック信号φ□ および
φ21 を発生する回路図であり、A5およびALは
従来例で説明したメモリセルの選択信号である。φばI
・ランスファトランジスタ(7)。
(8)を制御するタイミングを発生させろクロック信号
であり、φとAll、φとALはそれぞれANDゲー)
(14++ )、(14t、lの入力端子に接続されて
いる。TLは動作がリフレッシュサイクルの場合はロー
レベルに、リードもしくはライトサイクルの場合にはハ
イレベルになる信号であり、φとともにANDゲート(
1、L )、 (13L )の入力端子にそれぞれ接続
されている。(15,)、 (15L)はそれぞれ(1
3111,(13L )の出力を遅延させタイミングを
とる遅延回路である。ORゲー)(16,)、(16L
1はそれぞれ遅延口@(1511)、(15L) と
ANDゲー)(14m )、(14L)の出力が入力端
子に接続されており、出力φ2−およびφ2L はそ
れぞれセンスアンプとビット線とを接続するトランスフ
ァトランジスタ(7i。
であり、φとAll、φとALはそれぞれANDゲー)
(14++ )、(14t、lの入力端子に接続されて
いる。TLは動作がリフレッシュサイクルの場合はロー
レベルに、リードもしくはライトサイクルの場合にはハ
イレベルになる信号であり、φとともにANDゲート(
1、L )、 (13L )の入力端子にそれぞれ接続
されている。(15,)、 (15L)はそれぞれ(1
3111,(13L )の出力を遅延させタイミングを
とる遅延回路である。ORゲー)(16,)、(16L
1はそれぞれ遅延口@(1511)、(15L) と
ANDゲー)(14m )、(14L)の出力が入力端
子に接続されており、出力φ2−およびφ2L はそ
れぞれセンスアンプとビット線とを接続するトランスフ
ァトランジスタ(7i。
(8,)および(7L )、 (8L )のゲートに接
続されている。
続されている。
以下、この発明の一実施例の動作を第1図(b)および
同図(C)に従って説明する。
同図(C)に従って説明する。
選択されたメモリセルより読み出された情報を入出力1
I10上に伝達するリードサイクルでは、φ3がハイレ
ベルになり、ANDゲー)(13,)および(13L)
のない従来例と同じ動作となるが、リフレッシュサイク
ルではφ3がローレベルになり、次のような動作となる
。
I10上に伝達するリードサイクルでは、φ3がハイレ
ベルになり、ANDゲー)(13,)および(13L)
のない従来例と同じ動作となるが、リフレッシュサイク
ルではφ3がローレベルになり、次のような動作となる
。
ここで、R側のメモリセルが選ばれたと仮定する。メモ
リセルから情報が読み出される動作は従来例とほぼ同じ
であるので、相違点のみを述べる。
リセルから情報が読み出される動作は従来例とほぼ同じ
であるので、相違点のみを述べる。
時刻T1においてφがハイレベルになり、選択信号A、
もハイレベルになるため、ANDゲート(14,)の出
力もハイレベルになり、ORゲート(161)の出力φ
2. がハイレベルになるか、ANDゲート(13L)
ではφ3がローレベルであるため出力+fローレベルと
なり、φ2L はローレベルの状1店を保つ。従って
、トランスファトランジスタ(7L )、 (8L、
)はオフのままであり、センスアンプは左側のビット線
対(3t、)、(4!、)には接続されず、(3L)お
よび(4L)(よハイレベルの状態を保つ。L側のメモ
リセルが選択された場合も同様の動作を行う。
もハイレベルになるため、ANDゲート(14,)の出
力もハイレベルになり、ORゲート(161)の出力φ
2. がハイレベルになるか、ANDゲート(13L)
ではφ3がローレベルであるため出力+fローレベルと
なり、φ2L はローレベルの状1店を保つ。従って
、トランスファトランジスタ(7L )、 (8L、
)はオフのままであり、センスアンプは左側のビット線
対(3t、)、(4!、)には接続されず、(3L)お
よび(4L)(よハイレベルの状態を保つ。L側のメモ
リセルが選択された場合も同様の動作を行う。
なお、MOSトランジスタの形式として、この発明はN
MO3に限らず、PMO3および0MO8へも適用が可
能である。
MO3に限らず、PMO3および0MO8へも適用が可
能である。
以上のように、この発明によれば、シェアドセンスアン
プ方式のDRAMにおいて、メモリセルへのデータの再
書き込みを目゛的としたリフレッシュサイクルに、メモ
リセルが選択されていない側のピット線対とセンスアン
プとを接続しないようにしたので、ビット線の充放電電
流が半分になり消費電力低減の効果がある。
プ方式のDRAMにおいて、メモリセルへのデータの再
書き込みを目゛的としたリフレッシュサイクルに、メモ
リセルが選択されていない側のピット線対とセンスアン
プとを接続しないようにしたので、ビット線の充放電電
流が半分になり消費電力低減の効果がある。
第1図は本発明の一実施例によるシェアドセンスアンプ
方式の半導体記憶装置を、第2図は従来装置を夫々示し
、第1.第2図においてそれぞれfn)は記憶装置の回
路図、(b)はセンスアンプ制御回路図、(e)はクロ
ックタイミングチャートである。 (1,1、+21 フリップフロップを形成するトラ
ンジスタ、Ha )、(3t、)、(41)、(4L1
−ビット線、(5ワL (st、)、(6* )、(6
L l ・トランジスタ、(71)、(7L )、(8
* )、(sL、l−+−ランスファトランジスタ、+
91.QOI センスノード、MC,、、MC,N
、MC,O,MC,4L メモリセル、DC1* 、
DC21、DCIL 、DC2L ダミーセル、
Ql)、 (12) −1−ランレスタ、(13肯)p
(1”、t、l 、(14* )、(14L) A
Noゲート、(15* )、 (15Ll 遅延回路
、(1611,(16L)−、ORゲート なお、図中の同一符号は同一または相当部分を示す。
方式の半導体記憶装置を、第2図は従来装置を夫々示し
、第1.第2図においてそれぞれfn)は記憶装置の回
路図、(b)はセンスアンプ制御回路図、(e)はクロ
ックタイミングチャートである。 (1,1、+21 フリップフロップを形成するトラ
ンジスタ、Ha )、(3t、)、(41)、(4L1
−ビット線、(5ワL (st、)、(6* )、(6
L l ・トランジスタ、(71)、(7L )、(8
* )、(sL、l−+−ランスファトランジスタ、+
91.QOI センスノード、MC,、、MC,N
、MC,O,MC,4L メモリセル、DC1* 、
DC21、DCIL 、DC2L ダミーセル、
Ql)、 (12) −1−ランレスタ、(13肯)p
(1”、t、l 、(14* )、(14L) A
Noゲート、(15* )、 (15Ll 遅延回路
、(1611,(16L)−、ORゲート なお、図中の同一符号は同一または相当部分を示す。
Claims (1)
- それぞれ複数のメモリセルが接続された二組のビット線
対が一つのセンスアンプを共有し、一方の側のビット線
対に接続されたメモリセルが選択されるときには、他方
の側のビット線対に接続されたメモリセルは選択されな
いようなシエアドセンスアンプ方式のダイナミックラン
ダムアクセスメモリであって、メモリセルへのデータの
再書き込みを目的としたリフレッシュサイクルにおいて
は、メモリセルが選択されていない側のビット線対とセ
ンスアンプとを接続しないようにしたことを特徴とする
半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60222102A JPS6280897A (ja) | 1985-10-04 | 1985-10-04 | 半導体記憶装置 |
US07/357,621 US4982370A (en) | 1985-10-04 | 1989-05-23 | Shared sense amplifier semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60222102A JPS6280897A (ja) | 1985-10-04 | 1985-10-04 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6280897A true JPS6280897A (ja) | 1987-04-14 |
Family
ID=16777167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60222102A Pending JPS6280897A (ja) | 1985-10-04 | 1985-10-04 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4982370A (ja) |
JP (1) | JPS6280897A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08221979A (ja) * | 1995-02-20 | 1996-08-30 | Lg Semicon Co Ltd | ビットライン選択信号の駆動方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0634248B2 (ja) * | 1989-12-16 | 1994-05-02 | 三菱電機株式会社 | 半導体神経回路網 |
JPH0430388A (ja) * | 1990-05-25 | 1992-02-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
US5270967A (en) * | 1991-01-16 | 1993-12-14 | National Semiconductor Corporation | Refreshing ferroelectric capacitors |
US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
US6580655B2 (en) | 2001-08-29 | 2003-06-17 | International Business Machines Corporation | Pre-charge circuit and method for memory devices with shared sense amplifiers |
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US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
US8595459B2 (en) * | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
CN1870873A (zh) * | 2005-05-28 | 2006-11-29 | 深圳富泰宏精密工业有限公司 | 铰链装置及应用该铰链装置的便携式电子装置 |
US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
US8050127B2 (en) * | 2009-02-06 | 2011-11-01 | Hynix Semiconductor Inc. | Semiconductor memory device |
US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
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---|---|---|---|---|
US4351034A (en) * | 1980-10-10 | 1982-09-21 | Inmos Corporation | Folded bit line-shared sense amplifiers |
JPS5873095A (ja) * | 1981-10-23 | 1983-05-02 | Toshiba Corp | ダイナミツク型メモリ装置 |
JPS59119591A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 半導体メモリ装置 |
US4578782A (en) * | 1983-08-26 | 1986-03-25 | Motorola, Inc. | Asynchronous memory refresh arbitration circuit |
US4598387A (en) * | 1983-09-29 | 1986-07-01 | Advanced Micro Devices, Inc. | Capacitive memory signal doubler cell |
JPS6150284A (ja) * | 1984-08-17 | 1986-03-12 | Mitsubishi Electric Corp | シエアドセンスアンプ回路の駆動方法 |
-
1985
- 1985-10-04 JP JP60222102A patent/JPS6280897A/ja active Pending
-
1989
- 1989-05-23 US US07/357,621 patent/US4982370A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH08221979A (ja) * | 1995-02-20 | 1996-08-30 | Lg Semicon Co Ltd | ビットライン選択信号の駆動方法 |
Also Published As
Publication number | Publication date |
---|---|
US4982370A (en) | 1991-01-01 |
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