JP3335410B2 - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
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- JP3335410B2 JP3335410B2 JP05568293A JP5568293A JP3335410B2 JP 3335410 B2 JP3335410 B2 JP 3335410B2 JP 05568293 A JP05568293 A JP 05568293A JP 5568293 A JP5568293 A JP 5568293A JP 3335410 B2 JP3335410 B2 JP 3335410B2
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- Japan
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- pair
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Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）セルを使った高速Ｆ
ＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ、先入
れ先出し）型メモリやマルチポートＲＡＭ等に使用され
るシリアルアクセスメモリに関するものである。
ク・ランダム・アクセス・メモリ）セルを使った高速Ｆ
ＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ、先入
れ先出し）型メモリやマルチポートＲＡＭ等に使用され
るシリアルアクセスメモリに関するものである。
【０００２】
【従来の技術】従来、この種のシリアルアクセスメモリ
は特開平３−２５７９１に示されるように１ビット線対
に対して１組のセンスアンプ、ラッチ回路からなるシリ
アルアクセスメモリ部（ＳＡＭ部）をもって構成されて
いる。従来のシリアルアクセスメモリは、まずワード線
によって選択されたメモリセルの電荷によってビット線
対間に生じた電位差ΔＶを、そのビット線対に接続され
たセンスアンプで増幅する。その後、十分電位差がつく
と転送ゲートのスイッチをＯＮしてそのデータをＳＡＭ
部に転送する。ＳＡＭ部へデータを転送したら、ワード
線及び転送ゲート、センスアンプはリセットされる。Ｓ
ＡＭ部のデータはセラムデコーダ又はポインタで指定さ
れたビットのデータのみをアクセスするので、ワード線
の動作が不要な分、高速動作する事ができる。
は特開平３−２５７９１に示されるように１ビット線対
に対して１組のセンスアンプ、ラッチ回路からなるシリ
アルアクセスメモリ部（ＳＡＭ部）をもって構成されて
いる。従来のシリアルアクセスメモリは、まずワード線
によって選択されたメモリセルの電荷によってビット線
対間に生じた電位差ΔＶを、そのビット線対に接続され
たセンスアンプで増幅する。その後、十分電位差がつく
と転送ゲートのスイッチをＯＮしてそのデータをＳＡＭ
部に転送する。ＳＡＭ部へデータを転送したら、ワード
線及び転送ゲート、センスアンプはリセットされる。Ｓ
ＡＭ部のデータはセラムデコーダ又はポインタで指定さ
れたビットのデータのみをアクセスするので、ワード線
の動作が不要な分、高速動作する事ができる。
【０００３】
【発明が解決しようとする課題】従来の回路構成ではビ
ット線対に１組のセンスアンプ、ＳＡＭ部が必要であ
る。ＤＲＡＭの最大の利点はメモリセルが１トランジス
タ＋１キャパシタの構成なので１ビット当りのセルサイ
ズが小さくてすみ、結果的にコストが低いということに
ある。メモリセルのサイズはプロセス技術の発展で微細
化の一途をたどっている。しかしながら、従来の回路構
成ではメモリセルのサイズが小さくなっていくとビット
線ピッチが小さくなり、その小さくなったピッチ間にセ
ンスアンプ、ＳＡＭ部を一組ずつレイアウトする事が難
しくなってしまうという問題点がある。
ット線対に１組のセンスアンプ、ＳＡＭ部が必要であ
る。ＤＲＡＭの最大の利点はメモリセルが１トランジス
タ＋１キャパシタの構成なので１ビット当りのセルサイ
ズが小さくてすみ、結果的にコストが低いということに
ある。メモリセルのサイズはプロセス技術の発展で微細
化の一途をたどっている。しかしながら、従来の回路構
成ではメモリセルのサイズが小さくなっていくとビット
線ピッチが小さくなり、その小さくなったピッチ間にセ
ンスアンプ、ＳＡＭ部を一組ずつレイアウトする事が難
しくなってしまうという問題点がある。
【０００４】この発明は、前述した問題点を解決する
為、センスアンプ、ＳＡＭ部の配置ピッチを緩和し、メ
モリセルの微細化の妨げにならない回路構成としたシリ
アルアクセス・メモリを提供することを目的とする。
為、センスアンプ、ＳＡＭ部の配置ピッチを緩和し、メ
モリセルの微細化の妨げにならない回路構成としたシリ
アルアクセス・メモリを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明のシリアルアクセスメモリでは、複数のメ
モリセルが接続される複数のビット線対をスイッチを介
してセンスアンプに接続し、センスアンプと何れか一組
のビット線対とを順次接続するようにスイッチを制御し
ている。
め、この発明のシリアルアクセスメモリでは、複数のメ
モリセルが接続される複数のビット線対をスイッチを介
してセンスアンプに接続し、センスアンプと何れか一組
のビット線対とを順次接続するようにスイッチを制御し
ている。
【０００６】
【作用】スイッチはセンスアンプとこのセンスアンプに
接続された複数のビット線対とを１サイクルに順次一対
づつ時分割的に接続する。
接続された複数のビット線対とを１サイクルに順次一対
づつ時分割的に接続する。
【０００７】
【実施例】図１は本発明の実施例の回路図である。ＷＬ
１，ＷＬ２はワード線、ＢＬ１Ｄ，ＢＬ１Ｄ＊，ＢＬ２
Ｄ，ＢＬ２Ｄ＊，ＢＬ１Ｕ，ＢＬ１Ｕ＊，ＢＬ２Ｕ，Ｂ
Ｌ２Ｕ＊はビット線、ＴＧ１，ＴＧ２はビット線ＢＬ１
Ｄ…ＢＬ２Ｕ＊とセンスアンプ１２１，１２３とを接続
する為のスイッチ１１１〜１１７の制御ノードであって
このノードＴＧ１が“Ｈ”レベルになるとスイッチ１１
３，１１７がＯＮ、ノードＴＧ２が“Ｈ”レベルになる
とスイッチ１１１，１１５がＯＮする。ＳＡＮ，ＳＡＰ
＊はセンスアンプ１２１，１２３の動作信号ノード、Ｅ
Ｑはセンスアンプ１２１，１２３及び線ＢＬ１Ｄ…ＢＬ
２Ｕ＊のイコライズ信号ノード、ＨＶｃｃはビット線Ｂ
Ｌ１Ｄ〜ＢＬ２Ｕ＊及びセンスアンプ１２１，１２３の
ためのプリチャージ回路１３１，１３３に接続されるノ
ードで、プリチャージレベルを供給する。ＴＧ３はセン
スアンプ１２１，１２３とＳＡＭ部１５１，１５３とを
接続するスイッチ１４１，１４３の制御ノードであり、
このノードが“Ｈ”になるとスイッチ１４１，１４３が
ＯＮ、“Ｌ”になるとスイッチ１４１，１４３がＯＦＦ
となる。ＣφＵ，ＣφＤはカラムアドレスの選択線であ
り、スイッチ１６１，１６３に接続される。スイッチ１
６１，１６３がＯＮすると、選択されたＳＡＭ部１５
１，１５３に接続されたノードＳＡＭＤ，ＳＡＭＤ＊，
ＳＡＭＵ，ＳＡＭＵ＊がデータバスＳＤＢ，ＳＤＢ＊に
接続される。
１，ＷＬ２はワード線、ＢＬ１Ｄ，ＢＬ１Ｄ＊，ＢＬ２
Ｄ，ＢＬ２Ｄ＊，ＢＬ１Ｕ，ＢＬ１Ｕ＊，ＢＬ２Ｕ，Ｂ
Ｌ２Ｕ＊はビット線、ＴＧ１，ＴＧ２はビット線ＢＬ１
Ｄ…ＢＬ２Ｕ＊とセンスアンプ１２１，１２３とを接続
する為のスイッチ１１１〜１１７の制御ノードであって
このノードＴＧ１が“Ｈ”レベルになるとスイッチ１１
３，１１７がＯＮ、ノードＴＧ２が“Ｈ”レベルになる
とスイッチ１１１，１１５がＯＮする。ＳＡＮ，ＳＡＰ
＊はセンスアンプ１２１，１２３の動作信号ノード、Ｅ
Ｑはセンスアンプ１２１，１２３及び線ＢＬ１Ｄ…ＢＬ
２Ｕ＊のイコライズ信号ノード、ＨＶｃｃはビット線Ｂ
Ｌ１Ｄ〜ＢＬ２Ｕ＊及びセンスアンプ１２１，１２３の
ためのプリチャージ回路１３１，１３３に接続されるノ
ードで、プリチャージレベルを供給する。ＴＧ３はセン
スアンプ１２１，１２３とＳＡＭ部１５１，１５３とを
接続するスイッチ１４１，１４３の制御ノードであり、
このノードが“Ｈ”になるとスイッチ１４１，１４３が
ＯＮ、“Ｌ”になるとスイッチ１４１，１４３がＯＦＦ
となる。ＣφＵ，ＣφＤはカラムアドレスの選択線であ
り、スイッチ１６１，１６３に接続される。スイッチ１
６１，１６３がＯＮすると、選択されたＳＡＭ部１５
１，１５３に接続されたノードＳＡＭＤ，ＳＡＭＤ＊，
ＳＡＭＵ，ＳＡＭＵ＊がデータバスＳＤＢ，ＳＤＢ＊に
接続される。
【０００８】メモリセル１０１，１０２…１０８は例え
ばメモリセル１０１を例にとって説明するとＮＭＯＳト
ランジスタ１０１ａとキャパシタ１０１ｂから構成され
る。ＮＭＯＳトランジスタ１０１ａのゲートはワード線
ＷＬ１に接続され、ソース及びドレインがビット線ＢＬ
２Ｄ＊とキャパシタ１０１ｂの一方の電極に接続され
る。キャパシタ１０１ｂの他方の電極は電位源ＶｃＰに
接続される。
ばメモリセル１０１を例にとって説明するとＮＭＯＳト
ランジスタ１０１ａとキャパシタ１０１ｂから構成され
る。ＮＭＯＳトランジスタ１０１ａのゲートはワード線
ＷＬ１に接続され、ソース及びドレインがビット線ＢＬ
２Ｄ＊とキャパシタ１０１ｂの一方の電極に接続され
る。キャパシタ１０１ｂの他方の電極は電位源ＶｃＰに
接続される。
【０００９】スイッチ１１１〜１１７，１４１，１４
３，１６１，１６３は２つのＮＭＯＳトランジスタから
なる。スイッチ１１１を例にとって説明すると、ＮＭＯ
Ｓトランジスタ１１１ａ，１１１ｂのゲートは共通に制
御ノードＴＧ２に接続され、それぞれのソース／ドレイ
ンがビット線ＢＬ２Ｄ，ＢＬ２Ｄ＊とセンスアンプ１２
１とに接続される。
３，１６１，１６３は２つのＮＭＯＳトランジスタから
なる。スイッチ１１１を例にとって説明すると、ＮＭＯ
Ｓトランジスタ１１１ａ，１１１ｂのゲートは共通に制
御ノードＴＧ２に接続され、それぞれのソース／ドレイ
ンがビット線ＢＬ２Ｄ，ＢＬ２Ｄ＊とセンスアンプ１２
１とに接続される。
【００１０】センスアンプ１２１，１２３はそれぞれ２
つのＮＭＯＳトランジスタ、２つのＰＭＯＳトランジス
タからなる。例えばセンスアンプ１２１のＮＭＯＳトラ
ンジスタ１２１ａ及びＰＭＯＳトランジスタ１２１ｃの
ゲートは共通にＮＭＯＳトランジスタ１２１ｂ及びＰＭ
ＯＳトランジスタ１２１ｄのドレインに接続される。ま
た、ＮＭＯＳトランジスタ１２１ｂ及びＰＭＯＳトラン
ジスタ１２１ｄのゲートは共通にＮＭＯＳトランジスタ
１２１ａ及びＰＭＯＳトランジスタ１２１ｃのドレイン
に接続される。ＮＭＯＳトランジスタ１２１ａ，１２１
ｂのソースはＮＭＯＳトランジスタ１７１を介して接地
電位ＧＮＤに接続される。なお、ＮＭＯＳトランジスタ
１７１のゲートはセンスアンプ動作信号ノードＳＡＮに
接続されている。また、ＰＭＯＳトランジスタ１２１
ｃ，１２１ｄのソースはＰＭＯＳトランジスタ１７３を
介して電源電位Ｖｄｄに接続される。ＰＭＯＳトランジ
スタ１７３のゲートはセンスアンプ動作信号ノードＳＡ
Ｐ＊に接続される。なお、ＮＭＯＳトランジスタ１７５
はセンスアンプ１２１のＮＭＯＳトランジスタのソース
の共通接続線とＰＭＯＳトランジスタのソースの共通接
続線間に接続され、そのゲートはイコライズ信号ノード
ＥＱに接続される。
つのＮＭＯＳトランジスタ、２つのＰＭＯＳトランジス
タからなる。例えばセンスアンプ１２１のＮＭＯＳトラ
ンジスタ１２１ａ及びＰＭＯＳトランジスタ１２１ｃの
ゲートは共通にＮＭＯＳトランジスタ１２１ｂ及びＰＭ
ＯＳトランジスタ１２１ｄのドレインに接続される。ま
た、ＮＭＯＳトランジスタ１２１ｂ及びＰＭＯＳトラン
ジスタ１２１ｄのゲートは共通にＮＭＯＳトランジスタ
１２１ａ及びＰＭＯＳトランジスタ１２１ｃのドレイン
に接続される。ＮＭＯＳトランジスタ１２１ａ，１２１
ｂのソースはＮＭＯＳトランジスタ１７１を介して接地
電位ＧＮＤに接続される。なお、ＮＭＯＳトランジスタ
１７１のゲートはセンスアンプ動作信号ノードＳＡＮに
接続されている。また、ＰＭＯＳトランジスタ１２１
ｃ，１２１ｄのソースはＰＭＯＳトランジスタ１７３を
介して電源電位Ｖｄｄに接続される。ＰＭＯＳトランジ
スタ１７３のゲートはセンスアンプ動作信号ノードＳＡ
Ｐ＊に接続される。なお、ＮＭＯＳトランジスタ１７５
はセンスアンプ１２１のＮＭＯＳトランジスタのソース
の共通接続線とＰＭＯＳトランジスタのソースの共通接
続線間に接続され、そのゲートはイコライズ信号ノード
ＥＱに接続される。
【００１１】プリチャージ回路１３１，１３３はそれぞ
れ３つのＮＭＯＳトランジスタから構成される。プリチ
ャージ回路１３１のＮＭＯＳトランジスタ１３１ａ，１
３１ｂ，１３１ｃのゲートは共通にイコライズ信号ノー
ドＥＱに接続される。ＮＭＯＳトランジスタ１３１ａ，
１３１ｂのドレインはノードＨＶｃｃに共通に接続さ
れ、それらのソースはＮＭＯＳトランジスタ１３１ｃの
ソース・ドレインにそれぞれ接続される。
れ３つのＮＭＯＳトランジスタから構成される。プリチ
ャージ回路１３１のＮＭＯＳトランジスタ１３１ａ，１
３１ｂ，１３１ｃのゲートは共通にイコライズ信号ノー
ドＥＱに接続される。ＮＭＯＳトランジスタ１３１ａ，
１３１ｂのドレインはノードＨＶｃｃに共通に接続さ
れ、それらのソースはＮＭＯＳトランジスタ１３１ｃの
ソース・ドレインにそれぞれ接続される。
【００１２】ＳＡＭ部１５１，１５３はセンスアンプ１
２１，１２３と同一の回路構成のラッチ回路から構成さ
れる。ＳＡＭ部１５１のセンスアンプ１２１との異いは
ＮＭＯＳトランジスタ１５１ｃ，１５１ｄのソースが直
接接地電位ＧＮＤに接続され、ＰＭＯＳトランジスタ１
５１ａ，１５１ｂのソースが直接電源電位に接続される
点である。
２１，１２３と同一の回路構成のラッチ回路から構成さ
れる。ＳＡＭ部１５１のセンスアンプ１２１との異いは
ＮＭＯＳトランジスタ１５１ｃ，１５１ｄのソースが直
接接地電位ＧＮＤに接続され、ＰＭＯＳトランジスタ１
５１ａ，１５１ｂのソースが直接電源電位に接続される
点である。
【００１３】なお、ビット線ＢＬ１ＤとＢＬ２Ｄ，ＢＬ
１Ｄ＊とＢＬ２Ｄ＊はスイッチ１１１，１１３を介して
共通に接続され、ビット線ＢＬ１ＵとＢＬ２Ｕ，ＢＬ１
Ｕ＊とＢＬ２Ｕ＊はスイッチ１１５，１１７を介して共
通に接続される。
１Ｄ＊とＢＬ２Ｄ＊はスイッチ１１１，１１３を介して
共通に接続され、ビット線ＢＬ１ＵとＢＬ２Ｕ，ＢＬ１
Ｕ＊とＢＬ２Ｕ＊はスイッチ１１５，１１７を介して共
通に接続される。
【００１４】図２に本発明の実施例のリード転送時の動
作波形を示す。なお、ビット線、ワード線、選択線各ノ
ード等の符号をそのままそこでの信号の符号として用い
る。リセット状態からリード転送サイクルが始まると、
まずイコライズ信号ＥＱが“Ｌ”になりイコライズが解
除される（ｔ1 ）。次に選択されたワード線ＷＬ１が立
ち上がる（ｔ2 ）とワード線ＷＬ１に接続されたメモリ
セル１０１，１０３，１０５，１０７の情報がビット線
ＢＬ１Ｄ＊，ＢＬ２Ｄ＊，ＢＬ１Ｕ＊，ＢＬ２Ｕ＊に出
力され、ビット線対の間に微少電位差ΔＶが生じる。ワ
ード線ＷＬ１の立上りと同時にスイッチ制御信号ＴＧ２
は降下するので、センスアンプ１２１にはまずビット線
ＢＬ１Ｄ，ＢＬ１Ｄ＊のレベルが出力される。そしてセ
ンスアンプ動作信号ＳＡＮが“Ｈ”、センスアンプ動作
信号ＳＡＰ＊が“Ｌ”に変化し（ｔ3 ）、センスアンプ
１２１が動作してビット線ＢＬ１Ｄ，ＢＬ１Ｄ＊上の電
位差を増幅する。その増幅が終了した後、スイッチ制御
信号ＴＧ３が立ち上り（ｔ4 ）、センスアンプ１２１の
データがＳＡＭ部１５１へ転送される。次にビット線Ｂ
Ｌ２Ｄ，ＢＬ２Ｄ＊のデータも増幅しないとデータが破
壊されてしまうのでリライト動作を行う。スイッチ制御
信号ＴＧ３及びＴＧ１を降下させ（ｔ5 ）、ＳＡＭ部１
５１及びビット線対ＢＬ１Ｄ，ＢＬ１Ｄ＊からセンスア
ンプを切り離し、イコライズ信号ＥＱを立上げ（ｔ6 ）
センスアンプ１２１を一旦イコライズする。再度イコラ
イズ信号ＥＱを降下させた後（ｔ7 ）、スイッチ制御信
号ＴＧ２を立上げビット線対ＢＬ２Ｄ，ＢＬ２Ｄ＊の電
位差をセンスアンプ１２１にとり込み、その電位差を増
幅する為、再度センスアンプ１２１を動作させる。これ
によりビット線ＢＬ２Ｄ，ＢＬ２Ｄ＊のデータはリライ
トされる。リライトが終了すると、ワード線ＷＬ１は立
下がり、その他の信号もすべて初期状態にリセットされ
る事により転送サイクルが終了する。
作波形を示す。なお、ビット線、ワード線、選択線各ノ
ード等の符号をそのままそこでの信号の符号として用い
る。リセット状態からリード転送サイクルが始まると、
まずイコライズ信号ＥＱが“Ｌ”になりイコライズが解
除される（ｔ1 ）。次に選択されたワード線ＷＬ１が立
ち上がる（ｔ2 ）とワード線ＷＬ１に接続されたメモリ
セル１０１，１０３，１０５，１０７の情報がビット線
ＢＬ１Ｄ＊，ＢＬ２Ｄ＊，ＢＬ１Ｕ＊，ＢＬ２Ｕ＊に出
力され、ビット線対の間に微少電位差ΔＶが生じる。ワ
ード線ＷＬ１の立上りと同時にスイッチ制御信号ＴＧ２
は降下するので、センスアンプ１２１にはまずビット線
ＢＬ１Ｄ，ＢＬ１Ｄ＊のレベルが出力される。そしてセ
ンスアンプ動作信号ＳＡＮが“Ｈ”、センスアンプ動作
信号ＳＡＰ＊が“Ｌ”に変化し（ｔ3 ）、センスアンプ
１２１が動作してビット線ＢＬ１Ｄ，ＢＬ１Ｄ＊上の電
位差を増幅する。その増幅が終了した後、スイッチ制御
信号ＴＧ３が立ち上り（ｔ4 ）、センスアンプ１２１の
データがＳＡＭ部１５１へ転送される。次にビット線Ｂ
Ｌ２Ｄ，ＢＬ２Ｄ＊のデータも増幅しないとデータが破
壊されてしまうのでリライト動作を行う。スイッチ制御
信号ＴＧ３及びＴＧ１を降下させ（ｔ5 ）、ＳＡＭ部１
５１及びビット線対ＢＬ１Ｄ，ＢＬ１Ｄ＊からセンスア
ンプを切り離し、イコライズ信号ＥＱを立上げ（ｔ6 ）
センスアンプ１２１を一旦イコライズする。再度イコラ
イズ信号ＥＱを降下させた後（ｔ7 ）、スイッチ制御信
号ＴＧ２を立上げビット線対ＢＬ２Ｄ，ＢＬ２Ｄ＊の電
位差をセンスアンプ１２１にとり込み、その電位差を増
幅する為、再度センスアンプ１２１を動作させる。これ
によりビット線ＢＬ２Ｄ，ＢＬ２Ｄ＊のデータはリライ
トされる。リライトが終了すると、ワード線ＷＬ１は立
下がり、その他の信号もすべて初期状態にリセットされ
る事により転送サイクルが終了する。
【００１５】なお、本実施例では２ビット線対で１組の
センスアンプ、ＳＡＭを共通しているが、もっと多くの
ビット線対で共有する事も可能である。
センスアンプ、ＳＡＭを共通しているが、もっと多くの
ビット線対で共有する事も可能である。
【００１６】
【発明の効果】以上詳細に説明したように、この発明に
よれば微細化が進み、メモリセルの配置ピッチがセンス
アンプ、ＳＡＭのサイズより小さくなっても、メモリセ
ルの配置ピッチ大きくする必要がない。センスアンプ、
ＳＡＭの配置ピッチが緩和されることにより、プロセス
マージンが上り、歩留りの向上が期待できる。１転送サ
イクル内で２回以上のセンス動作を分割して行う為、セ
ンス動作に伴うピークノイズも低減できる
よれば微細化が進み、メモリセルの配置ピッチがセンス
アンプ、ＳＡＭのサイズより小さくなっても、メモリセ
ルの配置ピッチ大きくする必要がない。センスアンプ、
ＳＡＭの配置ピッチが緩和されることにより、プロセス
マージンが上り、歩留りの向上が期待できる。１転送サ
イクル内で２回以上のセンス動作を分割して行う為、セ
ンス動作に伴うピークノイズも低減できる
【図１】本発明の実施例のシリアルアクセスメモリの回
路図。
路図。
【図２】図１のタイミングチャート。
ＷＬ１，ＷＬ２ ワード線 ＢＬ１Ｄ，ＢＬ１Ｄ＊，ＢＬ２Ｄ，ＢＬ２Ｄ＊，ＢＬ１
Ｕ，ＢＬ１Ｕ＊，ＢＬ２Ｕ，ＢＬ２Ｕ＊ ビット線 ＴＧ１，ＴＧ２ スイッチ制御ノード １１１，１１３，１１５，１１７ スイッチ １２１，１２３ センスアンプ
Ｕ，ＢＬ１Ｕ＊，ＢＬ２Ｕ，ＢＬ２Ｕ＊ ビット線 ＴＧ１，ＴＧ２ スイッチ制御ノード １１１，１１３，１１５，１１７ スイッチ １２１，１２３ センスアンプ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−76195（ＪＰ，Ａ) 特開 平１−184693（ＪＰ，Ａ) 特開 平４−205781（ＪＰ，Ａ) 特開 昭63−249998（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/4099
Claims (2)
- 【請求項１】１つのメモリセルアレイを構成する複数の
メモリセルと、 このメモリセルが接続される複数のビット線対と、 このビット線対の一端に設けられるスイッチと、 このスイッチを介して前記ビット線対に接続されるサブ
ビット線対と、 このサブビット線対に接続され、サブビット線対間に生
じている電位差を増幅するセンスアンプと、 このサブビット線に接続され、前記増幅された電位差を
記憶するラッチ回路と、このラッチ回路に接続され、前
記記憶された電位差を出力するデータバスとを有するシ
リアルアクセスメモリにおいて、 前記ビット線対のピッチよりも前記サブビット線対のピ
ッチのほうが大きく、 前記センスアンプは複数の前記ビット線対と接続され、 この複数のビット線対と前記センスアンプとの間に接続
されている前記スイッチは、前記センスアンプの何れか
一組の前記ビット線対を順次接続することを特徴とする
シリアルアクセスメモリ。 - 【請求項２】前記サブビット線対にはさらにサブビット
線イコライズ回路が接続されている請求項1記載のシリ
アルアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05568293A JP3335410B2 (ja) | 1993-03-16 | 1993-03-16 | シリアルアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05568293A JP3335410B2 (ja) | 1993-03-16 | 1993-03-16 | シリアルアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06267266A JPH06267266A (ja) | 1994-09-22 |
| JP3335410B2 true JP3335410B2 (ja) | 2002-10-15 |
Family
ID=13005675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05568293A Expired - Fee Related JP3335410B2 (ja) | 1993-03-16 | 1993-03-16 | シリアルアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3335410B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4803887B2 (ja) * | 2001-02-26 | 2011-10-26 | ローム株式会社 | シリアルメモリ装置 |
| JP4278639B2 (ja) * | 2005-06-24 | 2009-06-17 | Ｏｋｉセミコンダクタ株式会社 | シリアルアクセスメモリ |
-
1993
- 1993-03-16 JP JP05568293A patent/JP3335410B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06267266A (ja) | 1994-09-22 |
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