JPS6276930A - 帰還形パルス幅変調方式アナログデジタル変換器 - Google Patents
帰還形パルス幅変調方式アナログデジタル変換器Info
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- JPS6276930A JPS6276930A JP21724485A JP21724485A JPS6276930A JP S6276930 A JPS6276930 A JP S6276930A JP 21724485 A JP21724485 A JP 21724485A JP 21724485 A JP21724485 A JP 21724485A JP S6276930 A JPS6276930 A JP S6276930A
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- Japan
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- pulse width
- pulse
- width modulation
- clock pulse
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、帰還形パルス幅変調方式アナ【〕グデジタル
変taXの改良に関する。
変taXの改良に関する。
(従来の技術)
帰還形パルス幅変調方式アナログデジタル変換器(以下
PWM方式A/D変換器と略す)の一種に、例えば1山
開昭57−49866号公報に開示されているように、
帰還ループ内にクロックパルスで同期をとって帰還をか
けるための同期化回路を設けたちのがある。
PWM方式A/D変換器と略す)の一種に、例えば1山
開昭57−49866号公報に開示されているように、
帰還ループ内にクロックパルスで同期をとって帰還をか
けるための同期化回路を設けたちのがある。
この構成によれば、クロックパルスに同期したパルス幅
変調出力を1qることができて1カウント誤差の積粋を
除去してPWM方式△/D変換の複数回の計数積算によ
る分解能の向上を図ることができると共に、これにより
1回の変調信号の周期を非同i!ll形に比べて知くで
き、複数回の81敢積算で積分効果を持たせながら応答
特性の優れたPWM方式△/D変換器が実現できる。
変調出力を1qることができて1カウント誤差の積粋を
除去してPWM方式△/D変換の複数回の計数積算によ
る分解能の向上を図ることができると共に、これにより
1回の変調信号の周期を非同i!ll形に比べて知くで
き、複数回の81敢積算で積分効果を持たせながら応答
特性の優れたPWM方式△/D変換器が実現できる。
ところで、このようなA/D変操器では、積分時間内の
パルス幅をクロックパルスで積算して計数することにな
る。従って、高速化を図る!こめには、クロックパルス
の周波数を^めなければならない。
パルス幅をクロックパルスで積算して計数することにな
る。従って、高速化を図る!こめには、クロックパルス
の周波数を^めなければならない。
(発明が解決しようとする問題点)
しかし、現実には、回路構成部品の特性によってクロッ
クパルスの周波数の上限が制限されることになり、高速
化は制約されることになる。
クパルスの周波数の上限が制限されることになり、高速
化は制約されることになる。
本発明は上記の点に鑑みてなされたもので、その目的は
、積分時間内のパルス幅をクロックパルスの周波数の分
解能よりも高い分解能で測定できるように覆ることによ
って、高速性、高精度特性を有するPWM方式A/D変
換器を実現することにある。
、積分時間内のパルス幅をクロックパルスの周波数の分
解能よりも高い分解能で測定できるように覆ることによ
って、高速性、高精度特性を有するPWM方式A/D変
換器を実現することにある。
(問題点を解決するだめの手段)
前記した問題点を解決する本発明は、帰還ループ内にク
ロックパルスで同期をとって帰還をかけるための同期化
回路を設けた帰還形パルス幅変調方式アナログデジタル
変@器において、同期制御信号により駆動されクロック
パルスに同期したパルス幅変調信号とクロックパルスに
非同期のパルス幅変調信号とを選択的に出力するスイッ
チと、クロックパルスに同期したパルス幅変調信号のパ
ルス幅をクロックパルス(周In TO)で計数する第
1のカウンタと、クロックパルスに非同期の端数のパル
ス幅ΔT1+ΔT2をそれぞれ時間的にN倍に拡張して
同一のクロックパルスで計数する第2のカウンタと、こ
れら第1のカウンタの計数値C1と第2のカウンタの計
数MCz、C3に基づいてTpw=T(,6C1+ (
To /N>(C2−03)で表わされる演算を行い、
クロックパルスに同期したパルス幅ff F、[信号と
クロックパルスに非同期のパルス幅変調信号との全体の
パルス幅Tpwを求める演算手段とで構成されたことを
特徴とするものである。
ロックパルスで同期をとって帰還をかけるための同期化
回路を設けた帰還形パルス幅変調方式アナログデジタル
変@器において、同期制御信号により駆動されクロック
パルスに同期したパルス幅変調信号とクロックパルスに
非同期のパルス幅変調信号とを選択的に出力するスイッ
チと、クロックパルスに同期したパルス幅変調信号のパ
ルス幅をクロックパルス(周In TO)で計数する第
1のカウンタと、クロックパルスに非同期の端数のパル
ス幅ΔT1+ΔT2をそれぞれ時間的にN倍に拡張して
同一のクロックパルスで計数する第2のカウンタと、こ
れら第1のカウンタの計数値C1と第2のカウンタの計
数MCz、C3に基づいてTpw=T(,6C1+ (
To /N>(C2−03)で表わされる演算を行い、
クロックパルスに同期したパルス幅ff F、[信号と
クロックパルスに非同期のパルス幅変調信号との全体の
パルス幅Tpwを求める演算手段とで構成されたことを
特徴とするものである。
(実施例)
以下、図面を参照し本発明の実施例を詳細に説明づる。
第1図は、本発明の一実施例を示すブロック図である。
第1図において、TMは入力アナログ信号Exの入力端
子である。該入力端子TMは、入力抵抗器R×を介して
演算増幅器1の負入力端子に接続されている。該演専増
幅2!i1の負入力端子には抵抗器R1及び切換スイッ
チSW1を介して正負の基準電圧+ES 、−ESが印
加されると共に、抵抗器R2及びコンデンサC【を介し
てタイミング発生回路8から変調信5T!FCが印加さ
れている。又、演痺増幅器1の負入力端子と出力端子間
にはコンデンサC2が接続されて帰還回路を形成してい
る。演算増幅器1の正入力端子は接地されている。前記
演専増幅器1とこれに(Nj属Jる入力回路及び帰還回
路とが積分器を形成している。
子である。該入力端子TMは、入力抵抗器R×を介して
演算増幅器1の負入力端子に接続されている。該演専増
幅2!i1の負入力端子には抵抗器R1及び切換スイッ
チSW1を介して正負の基準電圧+ES 、−ESが印
加されると共に、抵抗器R2及びコンデンサC【を介し
てタイミング発生回路8から変調信5T!FCが印加さ
れている。又、演痺増幅器1の負入力端子と出力端子間
にはコンデンサC2が接続されて帰還回路を形成してい
る。演算増幅器1の正入力端子は接地されている。前記
演専増幅器1とこれに(Nj属Jる入力回路及び帰還回
路とが積分器を形成している。
2は比較器を形成する演算増幅器であり、負入力端子に
は積分器の出力端子が接続され・正入力端子は接地され
ている。即ち、比較器2は、積分器の出力信号を零電位
と比較することになる。該比較器2の出力端子は同期化
回路として用いられるD形フリップフロップ(以下F/
Fと略′IJ’>3の0端子に接続されると共に切換ス
イッチS W 2の一方の固定接点に接続されている。
は積分器の出力端子が接続され・正入力端子は接地され
ている。即ち、比較器2は、積分器の出力信号を零電位
と比較することになる。該比較器2の出力端子は同期化
回路として用いられるD形フリップフロップ(以下F/
Fと略′IJ’>3の0端子に接続されると共に切換ス
イッチS W 2の一方の固定接点に接続されている。
F/F3のCLK端子にはタイミング発生回路8からク
ロックパルスCLKが印加され、Q M子は切換スイッ
チS W 2の他方の固定接点に接続されている。切換
スイッチS W 2の可動接点は、タイミング発生回路
8から印加される同期制御信号5YNCにより切換駆動
される。これにより、一方の固定接点に印加されている
比較器2の出力信号と他方の固定接点に印加されている
F/F3のQ端子の出力信号とが選択的に出力されるこ
とになる。尚、該切換スイッチS W 2を介して選択
的に出力されるこれら出力信号PWは、切換スイッチS
W tに可動接点の駆動制御信号として印加されると
共に、パルス発生回路4及び第1のカウンタ7にも印加
されている。パルス発生回路4は、タイミング発生回路
8から印加されるクロックパルスCLK及び制御信号C
T Pに従って、切換スイッチS W 2を介して出力
される出力信号PWからクロックパルスCLKに非同期
の端数のパルス幅変調信号ΔT1、ΔT2を取り出し、
時間拡張回路5に印加する。該時間拡張回路5は、印加
された端数のパルス幅変調信号ΔTI+ΔT2をN倍に
拡張し、拡張されたパルス幅変調信号NΔTt、NへT
2を第2のカウンタ6に印加する。第2のカウンタ6は
、印加されたパルス幅変調信号NΔT1.NΔT2のパ
ルス幅をタイミング発生回路8から印加されるクロック
パルスCLKで計数し、それぞれのパルス幅変調信号N
ΔT1.NΔT2のパルス幅の計数結果C2、Csをマ
イクロプロセッサ等の演算制御部9に出力する。一方、
第1のカウンタ7は、切換スイッチS W 2を介して
印加される出力信号PWのパルス幅をタイミング発生回
路8から印加されるゲート信号GATEで指定される期
間だけタイミング発生回路8から印加されるクロックパ
ルスCLKで計数し、計数結果C!を演算制御部9に出
力する。尚、第2のカウンタ6の計数値C2、Csは演
算制御部9から印加されるリセット信1s2によりリセ
ットされ、第1のカウンタ7の計数値C1は演算制御部
9から印加されるリセット信号R8+によりリセットさ
れる。
ロックパルスCLKが印加され、Q M子は切換スイッ
チS W 2の他方の固定接点に接続されている。切換
スイッチS W 2の可動接点は、タイミング発生回路
8から印加される同期制御信号5YNCにより切換駆動
される。これにより、一方の固定接点に印加されている
比較器2の出力信号と他方の固定接点に印加されている
F/F3のQ端子の出力信号とが選択的に出力されるこ
とになる。尚、該切換スイッチS W 2を介して選択
的に出力されるこれら出力信号PWは、切換スイッチS
W tに可動接点の駆動制御信号として印加されると
共に、パルス発生回路4及び第1のカウンタ7にも印加
されている。パルス発生回路4は、タイミング発生回路
8から印加されるクロックパルスCLK及び制御信号C
T Pに従って、切換スイッチS W 2を介して出力
される出力信号PWからクロックパルスCLKに非同期
の端数のパルス幅変調信号ΔT1、ΔT2を取り出し、
時間拡張回路5に印加する。該時間拡張回路5は、印加
された端数のパルス幅変調信号ΔTI+ΔT2をN倍に
拡張し、拡張されたパルス幅変調信号NΔTt、NへT
2を第2のカウンタ6に印加する。第2のカウンタ6は
、印加されたパルス幅変調信号NΔT1.NΔT2のパ
ルス幅をタイミング発生回路8から印加されるクロック
パルスCLKで計数し、それぞれのパルス幅変調信号N
ΔT1.NΔT2のパルス幅の計数結果C2、Csをマ
イクロプロセッサ等の演算制御部9に出力する。一方、
第1のカウンタ7は、切換スイッチS W 2を介して
印加される出力信号PWのパルス幅をタイミング発生回
路8から印加されるゲート信号GATEで指定される期
間だけタイミング発生回路8から印加されるクロックパ
ルスCLKで計数し、計数結果C!を演算制御部9に出
力する。尚、第2のカウンタ6の計数値C2、Csは演
算制御部9から印加されるリセット信1s2によりリセ
ットされ、第1のカウンタ7の計数値C1は演算制御部
9から印加されるリセット信号R8+によりリセットさ
れる。
タイミング発生回路8は、演算制御部9から印加される
制御部@CTLに従って上述のように各部に変調信−号
EC,同期制御信号5YNC,制御信号CTP、ゲート
・信@GATE及びクロックパルスCLKを出力する。
制御部@CTLに従って上述のように各部に変調信−号
EC,同期制御信号5YNC,制御信号CTP、ゲート
・信@GATE及びクロックパルスCLKを出力する。
演算制御部9は、上述のように各部に制御信号CTL及
びリセット信号R81、R8zを出力づると共に、カウ
ンタ6.7から入力される各計数値Ct=03に従って
アナログ入力信号EXの大きさに対応した全体のパルス
幅変調信号のパルス幅Tpwを演算する。
びリセット信号R81、R8zを出力づると共に、カウ
ンタ6.7から入力される各計数値Ct=03に従って
アナログ入力信号EXの大きさに対応した全体のパルス
幅変調信号のパルス幅Tpwを演算する。
このように構成された回路の動作について、第2図の波
形図により説明する。
形図により説明する。
第2図において、(a)はクロックパルスCLK、(b
)は変調信@EC1(C)はゲート信号GATE、(d
)は積分器の出力信号10、(e )は同期制御信号
5YNC,<r )は切換スイッチS W 2から出力
されるパルス幅変調信号PW、<g>はパルス発生回路
4から出力される端数パルス幅変調信号ΔT++ΔT2
.(11)は時間拡張回路5でN倍に拡張されたパルス
幅変調信号NΔT+ 、NΔT2、(i)は拡張された
パルス幅変調信号NΔT1.NΔT2の■1数値C2、
Csをそれぞれ示している。
)は変調信@EC1(C)はゲート信号GATE、(d
)は積分器の出力信号10、(e )は同期制御信号
5YNC,<r )は切換スイッチS W 2から出力
されるパルス幅変調信号PW、<g>はパルス発生回路
4から出力される端数パルス幅変調信号ΔT++ΔT2
.(11)は時間拡張回路5でN倍に拡張されたパルス
幅変調信号NΔT+ 、NΔT2、(i)は拡張された
パルス幅変調信号NΔT1.NΔT2の■1数値C2、
Csをそれぞれ示している。
本発明では、PWM方式A/D変換器はパルス幅変調信
号のパルス幅をより細かく測定することによって高速化
、高精度化が図れることに袴目し、クロックパルスCL
Kでパルス幅変調信Hpwのパルス幅を計数すると共
にその端数分Δ−「1.ΔT2を別途取り出してN倍に
拡張した後回−のクロックパルスCLKで計数して端数
分の時間幅測定分解能を上げ、それぞれの計数値C1〜
C3に基づいてアナログ入力信号E×の大きさに対応し
た全体のパルス幅変調信号のパルス幅TpWを演算1ノ
ている。
号のパルス幅をより細かく測定することによって高速化
、高精度化が図れることに袴目し、クロックパルスCL
Kでパルス幅変調信Hpwのパルス幅を計数すると共
にその端数分Δ−「1.ΔT2を別途取り出してN倍に
拡張した後回−のクロックパルスCLKで計数して端数
分の時間幅測定分解能を上げ、それぞれの計数値C1〜
C3に基づいてアナログ入力信号E×の大きさに対応し
た全体のパルス幅変調信号のパルス幅TpWを演算1ノ
ている。
即ら、切換スイッチS W 2の可動接点が比較器2の
出力端子側の固定接点に接続されている状態では帰還ル
ープ内に「/F3が入らないことからパルス幅変調信号
PWがクロックパルスCLKに対して非同期になる非同
期動作になり、切換スイッチS W 2の可動接点がF
/F3のQ端子側の固定接点に接続されている状態では
帰還ループ内にF/F3が入ることからパルス幅変調信
号PWがクロックパルスCLKに対して同期する同期動
作となる。
出力端子側の固定接点に接続されている状態では帰還ル
ープ内に「/F3が入らないことからパルス幅変調信号
PWがクロックパルスCLKに対して非同期になる非同
期動作になり、切換スイッチS W 2の可動接点がF
/F3のQ端子側の固定接点に接続されている状態では
帰還ループ内にF/F3が入ることからパルス幅変調信
号PWがクロックパルスCLKに対して同期する同期動
作となる。
積分時間をゲート信号GATEが’ H”レベルの時と
すると、ゲート信号GATEが゛L″レベルから゛(−
ビルベルに変わる時は切換スイッチSW2は比較器2側
に切換接続されていてクロックパルスCLKに対して非
同期状態になっている。
すると、ゲート信号GATEが゛L″レベルから゛(−
ビルベルに変わる時は切換スイッチSW2は比較器2側
に切換接続されていてクロックパルスCLKに対して非
同期状態になっている。
従って、積分器の出力信号IOの波形は、ゼロレベルと
クロスする時点で比較器2の出力信号が反転して切換ス
イッチS W 1が切り換わることから折れ曲がる。こ
の時点ではクロックパルスCLKに対して非同期になっ
ている。ぞの後同期制御信号5YNCが” )−1”レ
ベルになって切換スイッチS W 2がF/F3側に切
換接続されると同期動作になる。そして、積分器の出力
信号■oの波形が立下りでゼロレベルとクロスする時点
ではF/F3の出力信号により切換スイッチS W 1
の切換えのタイミングがクロックパルスCL +<に同
IIすることから僅かに遅れて切り換わる。このような
状態は、同期制御信号5YNCが“L′ルベルに変化す
るまで接続され、積分器の出力信号IOがぜロレベルと
クロスする時点での折れ曲がり点はクロックパルスCL
Kと同期することから、パルス幅変調信号PWの立上
り、立下りのタイミングもクロックパルスCLKと同期
することになる。
クロスする時点で比較器2の出力信号が反転して切換ス
イッチS W 1が切り換わることから折れ曲がる。こ
の時点ではクロックパルスCLKに対して非同期になっ
ている。ぞの後同期制御信号5YNCが” )−1”レ
ベルになって切換スイッチS W 2がF/F3側に切
換接続されると同期動作になる。そして、積分器の出力
信号■oの波形が立下りでゼロレベルとクロスする時点
ではF/F3の出力信号により切換スイッチS W 1
の切換えのタイミングがクロックパルスCL +<に同
IIすることから僅かに遅れて切り換わる。このような
状態は、同期制御信号5YNCが“L′ルベルに変化す
るまで接続され、積分器の出力信号IOがぜロレベルと
クロスする時点での折れ曲がり点はクロックパルスCL
Kと同期することから、パルス幅変調信号PWの立上
り、立下りのタイミングもクロックパルスCLKと同期
することになる。
ゲート信号GATEが゛H″レベルからL ITレベル
に変化する直前に同期制御信号5YNCも“[−ドルベ
ルから゛L″レベルに変化し、切換スイッチS W 2
は再び比較器2側に切換接続されて非同期動作になる。
に変化する直前に同期制御信号5YNCも“[−ドルベ
ルから゛L″レベルに変化し、切換スイッチS W 2
は再び比較器2側に切換接続されて非同期動作になる。
従って、積分器の出力信号IOの立下りのゼロレベルと
のクロスはクロックパルスCLKに同期ザることなく遅
れることなく直ちに折れ曲がり、パルス幅変調信号PW
もこの非同期のタイミングで立下る。
のクロスはクロックパルスCLKに同期ザることなく遅
れることなく直ちに折れ曲がり、パルス幅変調信号PW
もこの非同期のタイミングで立下る。
このようなパルス幅変調信号PWに着目すると、ゲート
信号GΔTEが’ H”レベルの間の最初の立上りと最
後の立下りが非同期で他は全てクロックパルスCLKに
対して同期することになる。叩ら、パルス幅変調信号P
Wの最初ど最後はPWM方式A/D変換器として完全に
平衡した状態になっていることから、このパルス幅変調
信号PWのパルス幅を正確に測定すればよい。
信号GΔTEが’ H”レベルの間の最初の立上りと最
後の立下りが非同期で他は全てクロックパルスCLKに
対して同期することになる。叩ら、パルス幅変調信号P
Wの最初ど最後はPWM方式A/D変換器として完全に
平衡した状態になっていることから、このパルス幅変調
信号PWのパルス幅を正確に測定すればよい。
ここで、クロックパルスCL Kに同期している期間は
クロックパルスCLKの整数倍になるので、クロックパ
ルスCLKで計数すればよく、第1のカウンタ7で計数
してその計数値をC+とする。
クロックパルスCLKの整数倍になるので、クロックパ
ルスCLKで計数すればよく、第1のカウンタ7で計数
してその計数値をC+とする。
そして、端数のパルス幅△T1、ΔT2をSl数すると
、 T DW−−r o −Ct+△T+=Δ丁?によりパ
ルス幅変調信号PWの全体のパルス幅Tpwを算出する
ことができる。尚、ToはクロックパルスCLKの周期
である。
、 T DW−−r o −Ct+△T+=Δ丁?によりパ
ルス幅変調信号PWの全体のパルス幅Tpwを算出する
ことができる。尚、ToはクロックパルスCLKの周期
である。
そこで、パルス発生回路4により端数のパルス幅ΔT1
、ΔT2を取り出して時間拡張回路5に入力し、N倍に
拡張する。このような時間拡張回路5どしては例えば第
2図(1;)に示すようなデュアルスロープ方式を用い
、N倍の重みを持った電流によるコンデンサの充電、放
電により実現できる。このようにしてN倍に拡張された
パルス幅NΔTt 、NΔT2を第2のカウンタ6で第
1のカウンタ7と同一のクロックパルスCLKを用いて
計数し、N△T+の計数値をC2、NΔT2の計数値を
C3とづる。尚、一連の計数動作に先立って第1のカウ
ンタ7及び第2のカウンタ6をリセット信号R8+ 、
R82でリセットすると共に、更にN△T2の計数に先
立って第2のカウンタ6の泪数値C2をりセット信号R
82でリセットJる。
、ΔT2を取り出して時間拡張回路5に入力し、N倍に
拡張する。このような時間拡張回路5どしては例えば第
2図(1;)に示すようなデュアルスロープ方式を用い
、N倍の重みを持った電流によるコンデンサの充電、放
電により実現できる。このようにしてN倍に拡張された
パルス幅NΔTt 、NΔT2を第2のカウンタ6で第
1のカウンタ7と同一のクロックパルスCLKを用いて
計数し、N△T+の計数値をC2、NΔT2の計数値を
C3とづる。尚、一連の計数動作に先立って第1のカウ
ンタ7及び第2のカウンタ6をリセット信号R8+ 、
R82でリセットすると共に、更にN△T2の計数に先
立って第2のカウンタ6の泪数値C2をりセット信号R
82でリセットJる。
そして、これら第1のカウンタ7の計数MI C+及び
第2のカウンタ6の計数値C2、C3を演口処理部9に
入力し、該演篩処理部9により、1−pW=To 6
C+ + (To /N) (C2−C3)を演算ケ
る。
第2のカウンタ6の計数値C2、C3を演口処理部9に
入力し、該演篩処理部9により、1−pW=To 6
C+ + (To /N) (C2−C3)を演算ケ
る。
これにより、T○/Nの分解化でパルス幅変調信号PW
の全体のパルス幅TIIWを測定できることになる。従
って、時間測定分解能はTo/Nとなり、Δ/D変換の
分解能を上げられることから結果的に高速化も図れるこ
とにイfる。
の全体のパルス幅TIIWを測定できることになる。従
って、時間測定分解能はTo/Nとなり、Δ/D変換の
分解能を上げられることから結果的に高速化も図れるこ
とにイfる。
又、時間拡張回路5の倍率をNどするど、A/D変換時
間TCはTc /Nとなり、大幅に短縮されることにな
る。
間TCはTc /Nとなり、大幅に短縮されることにな
る。
(発明の効果)
以上説明したように、本発明によれば、高速性。
高精度特性を有するPWM方式△/D変換器が実現でき
る。
る。
第1図は本発明の一実施例を示すブロック図、第2図は
動作を説明する波形図である。 1.2・・・演算増幅器 3・・・同期化回路4・・
・パルス発生回路 5・・・時間拡張回路6.7・・
・カウンタ 8・・・タイミング発生回路 9・・・演算制御部
動作を説明する波形図である。 1.2・・・演算増幅器 3・・・同期化回路4・・
・パルス発生回路 5・・・時間拡張回路6.7・・
・カウンタ 8・・・タイミング発生回路 9・・・演算制御部
Claims (1)
- 帰還ループ内にクロックパルスで同期をとつて帰還をか
けるための同期化回路を設けた帰還形パルス幅変調方式
アナログデジタル変換器において、同期制御信号により
駆動されクロックパルスに同期したパルス幅変調信号と
クロックパルスに非同期のパルス幅変調信号とを選択的
に出力するスイッチと、クロックパルスに同期したパル
ス幅変調信号のパルス幅をクロックパルス(周期T_0
)で計数する第1のカウンタと、クロックパルスに非同
期の端数のパルス幅ΔT_1、ΔT_2をそれぞれ時間
的にN倍に拡張して同一のクロックパルスで計数する第
2のカウンタと、これら第1のカウンタの計数値C_1
と第2のカウンタの計数値C_2、C_3に基づいてT
pw=T_0・C_1+(T_0/N)(C_2−C_
3)で表わされる演算を行い、クロックパルスに同期し
たパルス幅変調信号とクロックパルスに非同期のパルス
幅変調信号との全体のパルス幅Tpwを求める演算手段
とで構成されたことを特徴とする帰還形パルス幅変調方
式アナログデジタル変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21724485A JPS6276930A (ja) | 1985-09-30 | 1985-09-30 | 帰還形パルス幅変調方式アナログデジタル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21724485A JPS6276930A (ja) | 1985-09-30 | 1985-09-30 | 帰還形パルス幅変調方式アナログデジタル変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6276930A true JPS6276930A (ja) | 1987-04-09 |
Family
ID=16701110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21724485A Pending JPS6276930A (ja) | 1985-09-30 | 1985-09-30 | 帰還形パルス幅変調方式アナログデジタル変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6276930A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03125518A (ja) * | 1989-10-11 | 1991-05-28 | Yokogawa Electric Corp | 帰還形パルス幅変調方式ad変換器 |
JPH03145332A (ja) * | 1989-10-31 | 1991-06-20 | Yokogawa Electric Corp | 帰還型パルス幅変調方式ad変換器 |
US5959855A (en) * | 1996-02-28 | 1999-09-28 | Fuji Electric Co., Ltd. | Voltage control with feedback utilizing analog and digital control signals |
RU2471287C1 (ru) * | 2011-11-07 | 2012-12-27 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" - Госкорпорация "Росатом" | Многоканальный преобразователь аналоговых сигналов в импульсную последовательность, модулированную по времени |
-
1985
- 1985-09-30 JP JP21724485A patent/JPS6276930A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03125518A (ja) * | 1989-10-11 | 1991-05-28 | Yokogawa Electric Corp | 帰還形パルス幅変調方式ad変換器 |
JPH03145332A (ja) * | 1989-10-31 | 1991-06-20 | Yokogawa Electric Corp | 帰還型パルス幅変調方式ad変換器 |
US5959855A (en) * | 1996-02-28 | 1999-09-28 | Fuji Electric Co., Ltd. | Voltage control with feedback utilizing analog and digital control signals |
RU2471287C1 (ru) * | 2011-11-07 | 2012-12-27 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" - Госкорпорация "Росатом" | Многоканальный преобразователь аналоговых сигналов в импульсную последовательность, модулированную по времени |
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