JPS6276930A - 帰還形パルス幅変調方式アナログデジタル変換器 - Google Patents
帰還形パルス幅変調方式アナログデジタル変換器Info
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- JPS6276930A JPS6276930A JP21724485A JP21724485A JPS6276930A JP S6276930 A JPS6276930 A JP S6276930A JP 21724485 A JP21724485 A JP 21724485A JP 21724485 A JP21724485 A JP 21724485A JP S6276930 A JPS6276930 A JP S6276930A
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- Japan
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- pulse width
- pulse
- width modulation
- clock pulse
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、帰還形パルス幅変調方式アナ【〕グデジタル
変ｔａＸの改良に関する。
変ｔａＸの改良に関する。
（従来の技術）
帰還形パルス幅変調方式アナログデジタル変換器（以下
ＰＷＭ方式Ａ／Ｄ変換器と略す）の一種に、例えば１山
開昭５７−４９８６６号公報に開示されているように、
帰還ループ内にクロックパルスで同期をとって帰還をか
けるための同期化回路を設けたちのがある。
ＰＷＭ方式Ａ／Ｄ変換器と略す）の一種に、例えば１山
開昭５７−４９８６６号公報に開示されているように、
帰還ループ内にクロックパルスで同期をとって帰還をか
けるための同期化回路を設けたちのがある。
この構成によれば、クロックパルスに同期したパルス幅
変調出力を１ｑることができて１カウント誤差の積粋を
除去してＰＷＭ方式△／Ｄ変換の複数回の計数積算によ
る分解能の向上を図ることができると共に、これにより
１回の変調信号の周期を非同ｉ！ｌｌ形に比べて知くで
き、複数回の８１敢積算で積分効果を持たせながら応答
特性の優れたＰＷＭ方式△／Ｄ変換器が実現できる。
変調出力を１ｑることができて１カウント誤差の積粋を
除去してＰＷＭ方式△／Ｄ変換の複数回の計数積算によ
る分解能の向上を図ることができると共に、これにより
１回の変調信号の周期を非同ｉ！ｌｌ形に比べて知くで
き、複数回の８１敢積算で積分効果を持たせながら応答
特性の優れたＰＷＭ方式△／Ｄ変換器が実現できる。
ところで、このようなＡ／Ｄ変操器では、積分時間内の
パルス幅をクロックパルスで積算して計数することにな
る。従って、高速化を図る！こめには、クロックパルス
の周波数を＾めなければならない。
パルス幅をクロックパルスで積算して計数することにな
る。従って、高速化を図る！こめには、クロックパルス
の周波数を＾めなければならない。
（発明が解決しようとする問題点）
しかし、現実には、回路構成部品の特性によってクロッ
クパルスの周波数の上限が制限されることになり、高速
化は制約されることになる。
クパルスの周波数の上限が制限されることになり、高速
化は制約されることになる。
本発明は上記の点に鑑みてなされたもので、その目的は
、積分時間内のパルス幅をクロックパルスの周波数の分
解能よりも高い分解能で測定できるように覆ることによ
って、高速性、高精度特性を有するＰＷＭ方式Ａ／Ｄ変
換器を実現することにある。
、積分時間内のパルス幅をクロックパルスの周波数の分
解能よりも高い分解能で測定できるように覆ることによ
って、高速性、高精度特性を有するＰＷＭ方式Ａ／Ｄ変
換器を実現することにある。
（問題点を解決するだめの手段）
前記した問題点を解決する本発明は、帰還ループ内にク
ロックパルスで同期をとって帰還をかけるための同期化
回路を設けた帰還形パルス幅変調方式アナログデジタル
変＠器において、同期制御信号により駆動されクロック
パルスに同期したパルス幅変調信号とクロックパルスに
非同期のパルス幅変調信号とを選択的に出力するスイッ
チと、クロックパルスに同期したパルス幅変調信号のパ
ルス幅をクロックパルス（周Ｉｎ ＴＯ）で計数する第
１のカウンタと、クロックパルスに非同期の端数のパル
ス幅ΔＴ１＋ΔＴ２をそれぞれ時間的にＮ倍に拡張して
同一のクロックパルスで計数する第２のカウンタと、こ
れら第１のカウンタの計数値Ｃ１と第２のカウンタの計
数ＭＣｚ、Ｃ３に基づいてＴｐｗ＝Ｔ（，６Ｃ１＋ （
Ｔｏ ／Ｎ＞（Ｃ２−０３）で表わされる演算を行い、
クロックパルスに同期したパルス幅ｆｆ Ｆ、［信号と
クロックパルスに非同期のパルス幅変調信号との全体の
パルス幅Ｔｐｗを求める演算手段とで構成されたことを
特徴とするものである。
ロックパルスで同期をとって帰還をかけるための同期化
回路を設けた帰還形パルス幅変調方式アナログデジタル
変＠器において、同期制御信号により駆動されクロック
パルスに同期したパルス幅変調信号とクロックパルスに
非同期のパルス幅変調信号とを選択的に出力するスイッ
チと、クロックパルスに同期したパルス幅変調信号のパ
ルス幅をクロックパルス（周Ｉｎ ＴＯ）で計数する第
１のカウンタと、クロックパルスに非同期の端数のパル
ス幅ΔＴ１＋ΔＴ２をそれぞれ時間的にＮ倍に拡張して
同一のクロックパルスで計数する第２のカウンタと、こ
れら第１のカウンタの計数値Ｃ１と第２のカウンタの計
数ＭＣｚ、Ｃ３に基づいてＴｐｗ＝Ｔ（，６Ｃ１＋ （
Ｔｏ ／Ｎ＞（Ｃ２−０３）で表わされる演算を行い、
クロックパルスに同期したパルス幅ｆｆ Ｆ、［信号と
クロックパルスに非同期のパルス幅変調信号との全体の
パルス幅Ｔｐｗを求める演算手段とで構成されたことを
特徴とするものである。
（実施例）
以下、図面を参照し本発明の実施例を詳細に説明づる。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、ＴＭは入力アナログ信号Ｅｘの入力端
子である。該入力端子ＴＭは、入力抵抗器Ｒ×を介して
演算増幅器１の負入力端子に接続されている。該演専増
幅２！ｉ１の負入力端子には抵抗器Ｒ１及び切換スイッ
チＳＷ１を介して正負の基準電圧＋ＥＳ 、−ＥＳが印
加されると共に、抵抗器Ｒ２及びコンデンサＣ【を介し
てタイミング発生回路８から変調信５Ｔ！ＦＣが印加さ
れている。又、演痺増幅器１の負入力端子と出力端子間
にはコンデンサＣ２が接続されて帰還回路を形成してい
る。演算増幅器１の正入力端子は接地されている。前記
演専増幅器１とこれに（Ｎｊ属Ｊる入力回路及び帰還回
路とが積分器を形成している。
子である。該入力端子ＴＭは、入力抵抗器Ｒ×を介して
演算増幅器１の負入力端子に接続されている。該演専増
幅２！ｉ１の負入力端子には抵抗器Ｒ１及び切換スイッ
チＳＷ１を介して正負の基準電圧＋ＥＳ 、−ＥＳが印
加されると共に、抵抗器Ｒ２及びコンデンサＣ【を介し
てタイミング発生回路８から変調信５Ｔ！ＦＣが印加さ
れている。又、演痺増幅器１の負入力端子と出力端子間
にはコンデンサＣ２が接続されて帰還回路を形成してい
る。演算増幅器１の正入力端子は接地されている。前記
演専増幅器１とこれに（Ｎｊ属Ｊる入力回路及び帰還回
路とが積分器を形成している。
２は比較器を形成する演算増幅器であり、負入力端子に
は積分器の出力端子が接続され・正入力端子は接地され
ている。即ち、比較器２は、積分器の出力信号を零電位
と比較することになる。該比較器２の出力端子は同期化
回路として用いられるＤ形フリップフロップ（以下Ｆ／
Ｆと略′ＩＪ’＞３の０端子に接続されると共に切換ス
イッチＳ Ｗ ２の一方の固定接点に接続されている。
は積分器の出力端子が接続され・正入力端子は接地され
ている。即ち、比較器２は、積分器の出力信号を零電位
と比較することになる。該比較器２の出力端子は同期化
回路として用いられるＤ形フリップフロップ（以下Ｆ／
Ｆと略′ＩＪ’＞３の０端子に接続されると共に切換ス
イッチＳ Ｗ ２の一方の固定接点に接続されている。
Ｆ／Ｆ３のＣＬＫ端子にはタイミング発生回路８からク
ロックパルスＣＬＫが印加され、Ｑ Ｍ子は切換スイッ
チＳ Ｗ ２の他方の固定接点に接続されている。切換
スイッチＳ Ｗ ２の可動接点は、タイミング発生回路
８から印加される同期制御信号５ＹＮＣにより切換駆動
される。これにより、一方の固定接点に印加されている
比較器２の出力信号と他方の固定接点に印加されている
Ｆ／Ｆ３のＱ端子の出力信号とが選択的に出力されるこ
とになる。尚、該切換スイッチＳ Ｗ ２を介して選択
的に出力されるこれら出力信号ＰＷは、切換スイッチＳ
Ｗ ｔに可動接点の駆動制御信号として印加されると
共に、パルス発生回路４及び第１のカウンタ７にも印加
されている。パルス発生回路４は、タイミング発生回路
８から印加されるクロックパルスＣＬＫ及び制御信号Ｃ
Ｔ Ｐに従って、切換スイッチＳ Ｗ ２を介して出力
される出力信号ＰＷからクロックパルスＣＬＫに非同期
の端数のパルス幅変調信号ΔＴ１、ΔＴ２を取り出し、
時間拡張回路５に印加する。該時間拡張回路５は、印加
された端数のパルス幅変調信号ΔＴＩ＋ΔＴ２をＮ倍に
拡張し、拡張されたパルス幅変調信号ＮΔＴｔ、ＮへＴ
２を第２のカウンタ６に印加する。第２のカウンタ６は
、印加されたパルス幅変調信号ＮΔＴ１．ＮΔＴ２のパ
ルス幅をタイミング発生回路８から印加されるクロック
パルスＣＬＫで計数し、それぞれのパルス幅変調信号Ｎ
ΔＴ１．ＮΔＴ２のパルス幅の計数結果Ｃ２、Ｃｓをマ
イクロプロセッサ等の演算制御部９に出力する。一方、
第１のカウンタ７は、切換スイッチＳ Ｗ ２を介して
印加される出力信号ＰＷのパルス幅をタイミング発生回
路８から印加されるゲート信号ＧＡＴＥで指定される期
間だけタイミング発生回路８から印加されるクロックパ
ルスＣＬＫで計数し、計数結果Ｃ！を演算制御部９に出
力する。尚、第２のカウンタ６の計数値Ｃ２、Ｃｓは演
算制御部９から印加されるリセット信１ｓ２によりリセ
ットされ、第１のカウンタ７の計数値Ｃ１は演算制御部
９から印加されるリセット信号Ｒ８＋によりリセットさ
れる。
ロックパルスＣＬＫが印加され、Ｑ Ｍ子は切換スイッ
チＳ Ｗ ２の他方の固定接点に接続されている。切換
スイッチＳ Ｗ ２の可動接点は、タイミング発生回路
８から印加される同期制御信号５ＹＮＣにより切換駆動
される。これにより、一方の固定接点に印加されている
比較器２の出力信号と他方の固定接点に印加されている
Ｆ／Ｆ３のＱ端子の出力信号とが選択的に出力されるこ
とになる。尚、該切換スイッチＳ Ｗ ２を介して選択
的に出力されるこれら出力信号ＰＷは、切換スイッチＳ
Ｗ ｔに可動接点の駆動制御信号として印加されると
共に、パルス発生回路４及び第１のカウンタ７にも印加
されている。パルス発生回路４は、タイミング発生回路
８から印加されるクロックパルスＣＬＫ及び制御信号Ｃ
Ｔ Ｐに従って、切換スイッチＳ Ｗ ２を介して出力
される出力信号ＰＷからクロックパルスＣＬＫに非同期
の端数のパルス幅変調信号ΔＴ１、ΔＴ２を取り出し、
時間拡張回路５に印加する。該時間拡張回路５は、印加
された端数のパルス幅変調信号ΔＴＩ＋ΔＴ２をＮ倍に
拡張し、拡張されたパルス幅変調信号ＮΔＴｔ、ＮへＴ
２を第２のカウンタ６に印加する。第２のカウンタ６は
、印加されたパルス幅変調信号ＮΔＴ１．ＮΔＴ２のパ
ルス幅をタイミング発生回路８から印加されるクロック
パルスＣＬＫで計数し、それぞれのパルス幅変調信号Ｎ
ΔＴ１．ＮΔＴ２のパルス幅の計数結果Ｃ２、Ｃｓをマ
イクロプロセッサ等の演算制御部９に出力する。一方、
第１のカウンタ７は、切換スイッチＳ Ｗ ２を介して
印加される出力信号ＰＷのパルス幅をタイミング発生回
路８から印加されるゲート信号ＧＡＴＥで指定される期
間だけタイミング発生回路８から印加されるクロックパ
ルスＣＬＫで計数し、計数結果Ｃ！を演算制御部９に出
力する。尚、第２のカウンタ６の計数値Ｃ２、Ｃｓは演
算制御部９から印加されるリセット信１ｓ２によりリセ
ットされ、第１のカウンタ７の計数値Ｃ１は演算制御部
９から印加されるリセット信号Ｒ８＋によりリセットさ
れる。
タイミング発生回路８は、演算制御部９から印加される
制御部＠ＣＴＬに従って上述のように各部に変調信−号
ＥＣ，同期制御信号５ＹＮＣ，制御信号ＣＴＰ、ゲート
・信＠ＧＡＴＥ及びクロックパルスＣＬＫを出力する。
制御部＠ＣＴＬに従って上述のように各部に変調信−号
ＥＣ，同期制御信号５ＹＮＣ，制御信号ＣＴＰ、ゲート
・信＠ＧＡＴＥ及びクロックパルスＣＬＫを出力する。
演算制御部９は、上述のように各部に制御信号ＣＴＬ及
びリセット信号Ｒ８１、Ｒ８ｚを出力づると共に、カウ
ンタ６．７から入力される各計数値Ｃｔ＝０３に従って
アナログ入力信号ＥＸの大きさに対応した全体のパルス
幅変調信号のパルス幅Ｔｐｗを演算する。
びリセット信号Ｒ８１、Ｒ８ｚを出力づると共に、カウ
ンタ６．７から入力される各計数値Ｃｔ＝０３に従って
アナログ入力信号ＥＸの大きさに対応した全体のパルス
幅変調信号のパルス幅Ｔｐｗを演算する。
このように構成された回路の動作について、第２図の波
形図により説明する。
形図により説明する。
第２図において、（ａ）はクロックパルスＣＬＫ、（ｂ
）は変調信＠ＥＣ１（Ｃ）はゲート信号ＧＡＴＥ、（ｄ
）は積分器の出力信号１０、（ｅ ）は同期制御信号
５ＹＮＣ，＜ｒ ）は切換スイッチＳ Ｗ ２から出力
されるパルス幅変調信号ＰＷ、＜ｇ＞はパルス発生回路
４から出力される端数パルス幅変調信号ΔＴ＋＋ΔＴ２
．（１１）は時間拡張回路５でＮ倍に拡張されたパルス
幅変調信号ＮΔＴ＋ 、ＮΔＴ２、（ｉ）は拡張された
パルス幅変調信号ＮΔＴ１．ＮΔＴ２の■１数値Ｃ２、
Ｃｓをそれぞれ示している。
）は変調信＠ＥＣ１（Ｃ）はゲート信号ＧＡＴＥ、（ｄ
）は積分器の出力信号１０、（ｅ ）は同期制御信号
５ＹＮＣ，＜ｒ ）は切換スイッチＳ Ｗ ２から出力
されるパルス幅変調信号ＰＷ、＜ｇ＞はパルス発生回路
４から出力される端数パルス幅変調信号ΔＴ＋＋ΔＴ２
．（１１）は時間拡張回路５でＮ倍に拡張されたパルス
幅変調信号ＮΔＴ＋ 、ＮΔＴ２、（ｉ）は拡張された
パルス幅変調信号ＮΔＴ１．ＮΔＴ２の■１数値Ｃ２、
Ｃｓをそれぞれ示している。
本発明では、ＰＷＭ方式Ａ／Ｄ変換器はパルス幅変調信
号のパルス幅をより細かく測定することによって高速化
、高精度化が図れることに袴目し、クロックパルスＣＬ
Ｋでパルス幅変調信Ｈｐｗのパルス幅を計数すると共
にその端数分Δ−「１．ΔＴ２を別途取り出してＮ倍に
拡張した後回−のクロックパルスＣＬＫで計数して端数
分の時間幅測定分解能を上げ、それぞれの計数値Ｃ１〜
Ｃ３に基づいてアナログ入力信号Ｅ×の大きさに対応し
た全体のパルス幅変調信号のパルス幅ＴｐＷを演算１ノ
ている。
号のパルス幅をより細かく測定することによって高速化
、高精度化が図れることに袴目し、クロックパルスＣＬ
Ｋでパルス幅変調信Ｈｐｗのパルス幅を計数すると共
にその端数分Δ−「１．ΔＴ２を別途取り出してＮ倍に
拡張した後回−のクロックパルスＣＬＫで計数して端数
分の時間幅測定分解能を上げ、それぞれの計数値Ｃ１〜
Ｃ３に基づいてアナログ入力信号Ｅ×の大きさに対応し
た全体のパルス幅変調信号のパルス幅ＴｐＷを演算１ノ
ている。
即ら、切換スイッチＳ Ｗ ２の可動接点が比較器２の
出力端子側の固定接点に接続されている状態では帰還ル
ープ内に「／Ｆ３が入らないことからパルス幅変調信号
ＰＷがクロックパルスＣＬＫに対して非同期になる非同
期動作になり、切換スイッチＳ Ｗ ２の可動接点がＦ
／Ｆ３のＱ端子側の固定接点に接続されている状態では
帰還ループ内にＦ／Ｆ３が入ることからパルス幅変調信
号ＰＷがクロックパルスＣＬＫに対して同期する同期動
作となる。
出力端子側の固定接点に接続されている状態では帰還ル
ープ内に「／Ｆ３が入らないことからパルス幅変調信号
ＰＷがクロックパルスＣＬＫに対して非同期になる非同
期動作になり、切換スイッチＳ Ｗ ２の可動接点がＦ
／Ｆ３のＱ端子側の固定接点に接続されている状態では
帰還ループ内にＦ／Ｆ３が入ることからパルス幅変調信
号ＰＷがクロックパルスＣＬＫに対して同期する同期動
作となる。
積分時間をゲート信号ＧＡＴＥが’ Ｈ”レベルの時と
すると、ゲート信号ＧＡＴＥが゛Ｌ″レベルから゛（−
ビルベルに変わる時は切換スイッチＳＷ２は比較器２側
に切換接続されていてクロックパルスＣＬＫに対して非
同期状態になっている。
すると、ゲート信号ＧＡＴＥが゛Ｌ″レベルから゛（−
ビルベルに変わる時は切換スイッチＳＷ２は比較器２側
に切換接続されていてクロックパルスＣＬＫに対して非
同期状態になっている。
従って、積分器の出力信号ＩＯの波形は、ゼロレベルと
クロスする時点で比較器２の出力信号が反転して切換ス
イッチＳ Ｗ １が切り換わることから折れ曲がる。こ
の時点ではクロックパルスＣＬＫに対して非同期になっ
ている。ぞの後同期制御信号５ＹＮＣが” ）−１”レ
ベルになって切換スイッチＳ Ｗ ２がＦ／Ｆ３側に切
換接続されると同期動作になる。そして、積分器の出力
信号■ｏの波形が立下りでゼロレベルとクロスする時点
ではＦ／Ｆ３の出力信号により切換スイッチＳ Ｗ １
の切換えのタイミングがクロックパルスＣＬ ＋＜に同
ＩＩすることから僅かに遅れて切り換わる。このような
状態は、同期制御信号５ＹＮＣが“Ｌ′ルベルに変化す
るまで接続され、積分器の出力信号ＩＯがぜロレベルと
クロスする時点での折れ曲がり点はクロックパルスＣＬ
Ｋと同期することから、パルス幅変調信号ＰＷの立上
り、立下りのタイミングもクロックパルスＣＬＫと同期
することになる。
クロスする時点で比較器２の出力信号が反転して切換ス
イッチＳ Ｗ １が切り換わることから折れ曲がる。こ
の時点ではクロックパルスＣＬＫに対して非同期になっ
ている。ぞの後同期制御信号５ＹＮＣが” ）−１”レ
ベルになって切換スイッチＳ Ｗ ２がＦ／Ｆ３側に切
換接続されると同期動作になる。そして、積分器の出力
信号■ｏの波形が立下りでゼロレベルとクロスする時点
ではＦ／Ｆ３の出力信号により切換スイッチＳ Ｗ １
の切換えのタイミングがクロックパルスＣＬ ＋＜に同
ＩＩすることから僅かに遅れて切り換わる。このような
状態は、同期制御信号５ＹＮＣが“Ｌ′ルベルに変化す
るまで接続され、積分器の出力信号ＩＯがぜロレベルと
クロスする時点での折れ曲がり点はクロックパルスＣＬ
Ｋと同期することから、パルス幅変調信号ＰＷの立上
り、立下りのタイミングもクロックパルスＣＬＫと同期
することになる。
ゲート信号ＧＡＴＥが゛Ｈ″レベルからＬ ＩＴレベル
に変化する直前に同期制御信号５ＹＮＣも“［−ドルベ
ルから゛Ｌ″レベルに変化し、切換スイッチＳ Ｗ ２
は再び比較器２側に切換接続されて非同期動作になる。
に変化する直前に同期制御信号５ＹＮＣも“［−ドルベ
ルから゛Ｌ″レベルに変化し、切換スイッチＳ Ｗ ２
は再び比較器２側に切換接続されて非同期動作になる。
従って、積分器の出力信号ＩＯの立下りのゼロレベルと
のクロスはクロックパルスＣＬＫに同期ザることなく遅
れることなく直ちに折れ曲がり、パルス幅変調信号ＰＷ
もこの非同期のタイミングで立下る。
のクロスはクロックパルスＣＬＫに同期ザることなく遅
れることなく直ちに折れ曲がり、パルス幅変調信号ＰＷ
もこの非同期のタイミングで立下る。
このようなパルス幅変調信号ＰＷに着目すると、ゲート
信号ＧΔＴＥが’ Ｈ”レベルの間の最初の立上りと最
後の立下りが非同期で他は全てクロックパルスＣＬＫに
対して同期することになる。叩ら、パルス幅変調信号Ｐ
Ｗの最初ど最後はＰＷＭ方式Ａ／Ｄ変換器として完全に
平衡した状態になっていることから、このパルス幅変調
信号ＰＷのパルス幅を正確に測定すればよい。
信号ＧΔＴＥが’ Ｈ”レベルの間の最初の立上りと最
後の立下りが非同期で他は全てクロックパルスＣＬＫに
対して同期することになる。叩ら、パルス幅変調信号Ｐ
Ｗの最初ど最後はＰＷＭ方式Ａ／Ｄ変換器として完全に
平衡した状態になっていることから、このパルス幅変調
信号ＰＷのパルス幅を正確に測定すればよい。
ここで、クロックパルスＣＬ Ｋに同期している期間は
クロックパルスＣＬＫの整数倍になるので、クロックパ
ルスＣＬＫで計数すればよく、第１のカウンタ７で計数
してその計数値をＣ＋とする。
クロックパルスＣＬＫの整数倍になるので、クロックパ
ルスＣＬＫで計数すればよく、第１のカウンタ７で計数
してその計数値をＣ＋とする。
そして、端数のパルス幅△Ｔ１、ΔＴ２をＳｌ数すると
、 Ｔ ＤＷ−−ｒ ｏ −Ｃｔ＋△Ｔ＋＝Δ丁？によりパ
ルス幅変調信号ＰＷの全体のパルス幅Ｔｐｗを算出する
ことができる。尚、ＴｏはクロックパルスＣＬＫの周期
である。
、 Ｔ ＤＷ−−ｒ ｏ −Ｃｔ＋△Ｔ＋＝Δ丁？によりパ
ルス幅変調信号ＰＷの全体のパルス幅Ｔｐｗを算出する
ことができる。尚、ＴｏはクロックパルスＣＬＫの周期
である。
そこで、パルス発生回路４により端数のパルス幅ΔＴ１
、ΔＴ２を取り出して時間拡張回路５に入力し、Ｎ倍に
拡張する。このような時間拡張回路５どしては例えば第
２図（１；）に示すようなデュアルスロープ方式を用い
、Ｎ倍の重みを持った電流によるコンデンサの充電、放
電により実現できる。このようにしてＮ倍に拡張された
パルス幅ＮΔＴｔ 、ＮΔＴ２を第２のカウンタ６で第
１のカウンタ７と同一のクロックパルスＣＬＫを用いて
計数し、Ｎ△Ｔ＋の計数値をＣ２、ＮΔＴ２の計数値を
Ｃ３とづる。尚、一連の計数動作に先立って第１のカウ
ンタ７及び第２のカウンタ６をリセット信号Ｒ８＋ 、
Ｒ８２でリセットすると共に、更にＮ△Ｔ２の計数に先
立って第２のカウンタ６の泪数値Ｃ２をりセット信号Ｒ
８２でリセットＪる。
、ΔＴ２を取り出して時間拡張回路５に入力し、Ｎ倍に
拡張する。このような時間拡張回路５どしては例えば第
２図（１；）に示すようなデュアルスロープ方式を用い
、Ｎ倍の重みを持った電流によるコンデンサの充電、放
電により実現できる。このようにしてＮ倍に拡張された
パルス幅ＮΔＴｔ 、ＮΔＴ２を第２のカウンタ６で第
１のカウンタ７と同一のクロックパルスＣＬＫを用いて
計数し、Ｎ△Ｔ＋の計数値をＣ２、ＮΔＴ２の計数値を
Ｃ３とづる。尚、一連の計数動作に先立って第１のカウ
ンタ７及び第２のカウンタ６をリセット信号Ｒ８＋ 、
Ｒ８２でリセットすると共に、更にＮ△Ｔ２の計数に先
立って第２のカウンタ６の泪数値Ｃ２をりセット信号Ｒ
８２でリセットＪる。
そして、これら第１のカウンタ７の計数ＭＩ Ｃ＋及び
第２のカウンタ６の計数値Ｃ２、Ｃ３を演口処理部９に
入力し、該演篩処理部９により、１−ｐＷ＝Ｔｏ ６
Ｃ＋ ＋ （Ｔｏ ／Ｎ） （Ｃ２−Ｃ３）を演算ケ
る。
第２のカウンタ６の計数値Ｃ２、Ｃ３を演口処理部９に
入力し、該演篩処理部９により、１−ｐＷ＝Ｔｏ ６
Ｃ＋ ＋ （Ｔｏ ／Ｎ） （Ｃ２−Ｃ３）を演算ケ
る。
これにより、Ｔ○／Ｎの分解化でパルス幅変調信号ＰＷ
の全体のパルス幅ＴＩＩＷを測定できることになる。従
って、時間測定分解能はＴｏ／Ｎとなり、Δ／Ｄ変換の
分解能を上げられることから結果的に高速化も図れるこ
とにイｆる。
の全体のパルス幅ＴＩＩＷを測定できることになる。従
って、時間測定分解能はＴｏ／Ｎとなり、Δ／Ｄ変換の
分解能を上げられることから結果的に高速化も図れるこ
とにイｆる。
又、時間拡張回路５の倍率をＮどするど、Ａ／Ｄ変換時
間ＴＣはＴｃ ／Ｎとなり、大幅に短縮されることにな
る。
間ＴＣはＴｃ ／Ｎとなり、大幅に短縮されることにな
る。
（発明の効果）
以上説明したように、本発明によれば、高速性。
高精度特性を有するＰＷＭ方式△／Ｄ変換器が実現でき
る。
る。
第１図は本発明の一実施例を示すブロック図、第２図は
動作を説明する波形図である。 １．２・・・演算増幅器 ３・・・同期化回路４・・
・パルス発生回路 ５・・・時間拡張回路６．７・・
・カウンタ ８・・・タイミング発生回路 ９・・・演算制御部
動作を説明する波形図である。 １．２・・・演算増幅器 ３・・・同期化回路４・・
・パルス発生回路 ５・・・時間拡張回路６．７・・
・カウンタ ８・・・タイミング発生回路 ９・・・演算制御部
Claims (1)
- 帰還ループ内にクロックパルスで同期をとつて帰還をか
けるための同期化回路を設けた帰還形パルス幅変調方式
アナログデジタル変換器において、同期制御信号により
駆動されクロックパルスに同期したパルス幅変調信号と
クロックパルスに非同期のパルス幅変調信号とを選択的
に出力するスイッチと、クロックパルスに同期したパル
ス幅変調信号のパルス幅をクロックパルス（周期Ｔ＿０
）で計数する第１のカウンタと、クロックパルスに非同
期の端数のパルス幅ΔＴ＿１、ΔＴ＿２をそれぞれ時間
的にＮ倍に拡張して同一のクロックパルスで計数する第
２のカウンタと、これら第１のカウンタの計数値Ｃ＿１
と第２のカウンタの計数値Ｃ＿２、Ｃ＿３に基づいてＴ
ｐｗ＝Ｔ＿０・Ｃ＿１＋（Ｔ＿０／Ｎ）（Ｃ＿２−Ｃ＿
３）で表わされる演算を行い、クロックパルスに同期し
たパルス幅変調信号とクロックパルスに非同期のパルス
幅変調信号との全体のパルス幅Ｔｐｗを求める演算手段
とで構成されたことを特徴とする帰還形パルス幅変調方
式アナログデジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21724485A JPS6276930A (ja) | 1985-09-30 | 1985-09-30 | 帰還形パルス幅変調方式アナログデジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21724485A JPS6276930A (ja) | 1985-09-30 | 1985-09-30 | 帰還形パルス幅変調方式アナログデジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276930A true JPS6276930A (ja) | 1987-04-09 |
Family
ID=16701110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21724485A Pending JPS6276930A (ja) | 1985-09-30 | 1985-09-30 | 帰還形パルス幅変調方式アナログデジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276930A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125518A (ja) * | 1989-10-11 | 1991-05-28 | Yokogawa Electric Corp | 帰還形パルス幅変調方式ａｄ変換器 |
| JPH03145332A (ja) * | 1989-10-31 | 1991-06-20 | Yokogawa Electric Corp | 帰還型パルス幅変調方式ａｄ変換器 |
| US5959855A (en) * | 1996-02-28 | 1999-09-28 | Fuji Electric Co., Ltd. | Voltage control with feedback utilizing analog and digital control signals |
| RU2471287C1 (ru) * | 2011-11-07 | 2012-12-27 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" - Госкорпорация "Росатом" | Многоканальный преобразователь аналоговых сигналов в импульсную последовательность, модулированную по времени |
-
1985
- 1985-09-30 JP JP21724485A patent/JPS6276930A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125518A (ja) * | 1989-10-11 | 1991-05-28 | Yokogawa Electric Corp | 帰還形パルス幅変調方式ａｄ変換器 |
| JPH03145332A (ja) * | 1989-10-31 | 1991-06-20 | Yokogawa Electric Corp | 帰還型パルス幅変調方式ａｄ変換器 |
| US5959855A (en) * | 1996-02-28 | 1999-09-28 | Fuji Electric Co., Ltd. | Voltage control with feedback utilizing analog and digital control signals |
| RU2471287C1 (ru) * | 2011-11-07 | 2012-12-27 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" - Госкорпорация "Росатом" | Многоканальный преобразователь аналоговых сигналов в импульсную последовательность, модулированную по времени |
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