JPS6273755A - 電源電圧降下回路 - Google Patents
電源電圧降下回路Info
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- JPS6273755A JPS6273755A JP21253685A JP21253685A JPS6273755A JP S6273755 A JPS6273755 A JP S6273755A JP 21253685 A JP21253685 A JP 21253685A JP 21253685 A JP21253685 A JP 21253685A JP S6273755 A JPS6273755 A JP S6273755A
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- power supply
- voltage
- circuit
- mos
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- 238000010586 diagram Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007123 defense Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、サブミクロンLSIにおける電源電圧降下
回路に関する。
回路に関する。
従来、この種の電源′電圧降下回路は、例えば第5図に
示すよ)に構成されている。第5図における電(W N
圧供給部(外部電源端子)11には、Pチャネル型、V
loS FETQJのソースが接続され、このMOS
FETQJのドレインには内部回路12が接続される。
示すよ)に構成されている。第5図における電(W N
圧供給部(外部電源端子)11には、Pチャネル型、V
loS FETQJのソースが接続され、このMOS
FETQJのドレインには内部回路12が接続される。
また上記MO3FETQJのドレインには、e端子に基
準電圧Vrefが供給される比較増幅器13の■端子が
接続される。
準電圧Vrefが供給される比較増幅器13の■端子が
接続される。
そして、上記比較増幅器13の出力端には、上記MO3
FETQzのゲートが接続され、このMOSFETQ1
が導通制御されるようになっている。
FETQzのゲートが接続され、このMOSFETQ1
が導通制御されるようになっている。
上記のエラな構成において、電源電圧供給部11に電源
電圧(例えば5V)が印加され、比較増幅器13のe端
子に基準電圧vref(例えば3V)が印加されている
ものとすると、MO8F’ETQIのドレイン篭、圧V
Dと基準電圧Vrefとの比較出力に基づいてこのMO
S FETQIが導通制御される。今、ドレイン電圧V
Dが基準電圧vrefより低いとすると、比較増幅器1
3の出力がロー(”L”)レベルとなり、M、08FE
TQJ のコンダクタンスが低下してそのドレイン電圧
VDが上昇する。一方、ドレイン電圧VDが基準電圧■
r e fより高くなると、比較増幅器13の出力はハ
イ(H″)レベルとなり。
電圧(例えば5V)が印加され、比較増幅器13のe端
子に基準電圧vref(例えば3V)が印加されている
ものとすると、MO8F’ETQIのドレイン篭、圧V
Dと基準電圧Vrefとの比較出力に基づいてこのMO
S FETQIが導通制御される。今、ドレイン電圧V
Dが基準電圧vrefより低いとすると、比較増幅器1
3の出力がロー(”L”)レベルとなり、M、08FE
TQJ のコンダクタンスが低下してそのドレイン電圧
VDが上昇する。一方、ドレイン電圧VDが基準電圧■
r e fより高くなると、比較増幅器13の出力はハ
イ(H″)レベルとなり。
MOS FETQJのコンダクタンスが上昇してそのド
レイン電圧VDが低下する。従って、内部回路12には
、基準電圧Vraf(3V)と常に同じレベルの電圧(
この場合は3V)が供給される。
レイン電圧VDが低下する。従って、内部回路12には
、基準電圧Vraf(3V)と常に同じレベルの電圧(
この場合は3V)が供給される。
しかし、上記のような構成では、スタンド・守イモード
時にも比較増幅器13で電力が消費されるため消費電力
が大きなり、基準電圧、Vrefを発生させるための回
路も必要となって回路が複雑化する。また、比較増幅器
I3により帰還ループが形成されるため、回路定数を考
虜して設計を行なわないと発振等を引き起こす可能性が
あり、MOS FETQJのしきい値電圧v tg
。
時にも比較増幅器13で電力が消費されるため消費電力
が大きなり、基準電圧、Vrefを発生させるための回
路も必要となって回路が複雑化する。また、比較増幅器
I3により帰還ループが形成されるため、回路定数を考
虜して設計を行なわないと発振等を引き起こす可能性が
あり、MOS FETQJのしきい値電圧v tg
。
ばらつき(例えば製造ばらつき等)に対するマージンが
狭い等多くの欠点を有している。
狭い等多くの欠点を有している。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、スタンドバイモード時の電力
消費を低減でき、比較的簡単な構成でありながらしきい
値電圧のばらつきに対するマージンも広くとれるすぐれ
た電源電圧降下回路を提供することである。
その目的とするところは、スタンドバイモード時の電力
消費を低減でき、比較的簡単な構成でありながらしきい
値電圧のばらつきに対するマージンも広くとれるすぐれ
た電源電圧降下回路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、電源電圧供給部にe−)およびドレインが接続
され、内部回路にソースが接続され九〇チャネル型MO
SFETを設けたもので、電源電圧供給部に印加された
電圧を、上記nチャネル型MOSFETのしきい値電圧
と基板バイアス効果とによって降下させて内部回路に供
給するようにしている。
ために、電源電圧供給部にe−)およびドレインが接続
され、内部回路にソースが接続され九〇チャネル型MO
SFETを設けたもので、電源電圧供給部に印加された
電圧を、上記nチャネル型MOSFETのしきい値電圧
と基板バイアス効果とによって降下させて内部回路に供
給するようにしている。
以下、この発明の一実施例について図面を参照して説明
する。第1図における電源電圧供給部11には、エンハ
ンスメント型でnチャネル型のMOS FETQJの
ゲートおよびドレインが接続され、このMOS F’E
TQ’のソースには内部回路12が接続される。また、
上記MO3FETQJのバックゲートには接地点が接続
されて成る。上記MOSFETQJのゲート長は、ショ
ートチャネル効果を抑制するために内部回路12を構成
するMOS FETのゲート長より長く設定されており
、例えば内部回路12のMOS FETのゲート長が1
μm以下である時、MOS F’ETQ、?のゲート
長は2μm以上とする。
する。第1図における電源電圧供給部11には、エンハ
ンスメント型でnチャネル型のMOS FETQJの
ゲートおよびドレインが接続され、このMOS F’E
TQ’のソースには内部回路12が接続される。また、
上記MO3FETQJのバックゲートには接地点が接続
されて成る。上記MOSFETQJのゲート長は、ショ
ートチャネル効果を抑制するために内部回路12を構成
するMOS FETのゲート長より長く設定されており
、例えば内部回路12のMOS FETのゲート長が1
μm以下である時、MOS F’ETQ、?のゲート
長は2μm以上とする。
上記のよ57を構成においで、電源電圧供給部11に■
なる’tK 源’;i、圧が印加されたとすると、内部
回路ス2には「v−V′rHM」という電圧が供給され
る(VT+igは堰板バイアス効果を含むnチャネル型
MO8FT’2TQ2のしきい値′「・λ圧)、この電
圧は、″濱源市圧Vが上昇しても一定でちる。
なる’tK 源’;i、圧が印加されたとすると、内部
回路ス2には「v−V′rHM」という電圧が供給され
る(VT+igは堰板バイアス効果を含むnチャネル型
MO8FT’2TQ2のしきい値′「・λ圧)、この電
圧は、″濱源市圧Vが上昇しても一定でちる。
従って、この上)な(,4成によれば、スタンド5櫂イ
モード時の心力iF〕へ・ンゴ無く、回路イ)簡単でL
きい値電圧のばt−1・X)き、に討ブるマー、−、,
7ンも広くとれる。
モード時の心力iF〕へ・ンゴ無く、回路イ)簡単でL
きい値電圧のばt−1・X)き、に討ブるマー、−、,
7ンも広くとれる。
第2図は、この発明の他の実施例を示すもので、前記第
1図におけるMOS FBTQ2の・ぐツクゲートをそ
のソースに接続している。図において、上記第1図と同
一構成部には同じ符号を付してその詳細な説明は省略す
る。
1図におけるMOS FBTQ2の・ぐツクゲートをそ
のソースに接続している。図において、上記第1図と同
一構成部には同じ符号を付してその詳細な説明は省略す
る。
このような構成では、内部回路12には[■−vrII
i勺 なる電圧が供給される(Vrag’は基板バイア
ス効果を含まないnチャネル型MOSFETQ>のしき
い値電圧)。この内部回路12への供給電圧は、上記し
きい値電圧V T m M’の設定に応じて制御できる
。
i勺 なる電圧が供給される(Vrag’は基板バイア
ス効果を含まないnチャネル型MOSFETQ>のしき
い値電圧)。この内部回路12への供給電圧は、上記し
きい値電圧V T m M’の設定に応じて制御できる
。
第3図はこの発明の他の実施例を示すもので、前記番2
図におけるNチャネル型MOS FETQ2を複数段(
nω直列接続して設けている。従って、内部回路12へ
供給される電圧は[V −n・Vτ■勺である。ここで
、何段のMOS FETを直列接続するかは、降下さ
せる電圧に応じて設定すれば良い。
図におけるNチャネル型MOS FETQ2を複数段(
nω直列接続して設けている。従って、内部回路12へ
供給される電圧は[V −n・Vτ■勺である。ここで
、何段のMOS FETを直列接続するかは、降下さ
せる電圧に応じて設定すれば良い。
第4図は、さらにこの発明の他の実施例を示すもので、
電源電圧供給部11と内部回路12間にNチャネル型Δ
110s FETQ28.Q2□、・・・。
電源電圧供給部11と内部回路12間にNチャネル型Δ
110s FETQ28.Q2□、・・・。
Q2nを直列接続し、これらMOS FETQ21
。
。
Q2意、・・・、 Q 2 nのゲートを′虜源電圧供
給部11に、バックゲートを接地点にそれぞれ接続して
いる。
給部11に、バックゲートを接地点にそれぞれ接続して
いる。
このよ〕な構成によれば、前記第3図と同様に、内部回
路12への供給電圧は「V −n・vTI」となる。ま
た、このような構成ではホットキャリアの発生も抑制で
きる。すなわち、MOS FETのドレイン、ソース
間の電位差カー大きいとホットキャリアが大獄に発生す
るが、複数段のMOSFETを直列接続することにより
ドレイン、ソース間の電位差を小さくできるので、ホッ
トキャリアの発生を抑制できる。例えば2個のMOS
FETを直列接続したとすると、1個のMOSFET
を用いた前記第1図の回路と比較してドレイン、ソース
間電圧V D s IrDJk6となり、ホットキャリ
アの発生量を2ケタ程少なくできる。
路12への供給電圧は「V −n・vTI」となる。ま
た、このような構成ではホットキャリアの発生も抑制で
きる。すなわち、MOS FETのドレイン、ソース
間の電位差カー大きいとホットキャリアが大獄に発生す
るが、複数段のMOSFETを直列接続することにより
ドレイン、ソース間の電位差を小さくできるので、ホッ
トキャリアの発生を抑制できる。例えば2個のMOS
FETを直列接続したとすると、1個のMOSFET
を用いた前記第1図の回路と比較してドレイン、ソース
間電圧V D s IrDJk6となり、ホットキャリ
アの発生量を2ケタ程少なくできる。
以上説明したようにこの発明によれば、スタンドパイモ
ード時の電力消費を低減でき、比較的簡単な構成であり
ながらしきい値電圧のばらつきに対するマージンも広く
とれるすぐれた電源電圧降下回路が得られる。
ード時の電力消費を低減でき、比較的簡単な構成であり
ながらしきい値電圧のばらつきに対するマージンも広く
とれるすぐれた電源電圧降下回路が得られる。
第1図はこの発明の一実施例に係わる電源電圧降下回路
を示す図、第2図ないし第4図はそれぞれこの発明の他
の実施例について説明するための回路図、第5図は従来
の゛低源電圧降下回路を示す図である。 11・・・電源電圧供給部(外部電源端子)、12・・
・内部回路、Q 2 e Q 21− Q 2 n ・
= nチャネル型MOS FET。
を示す図、第2図ないし第4図はそれぞれこの発明の他
の実施例について説明するための回路図、第5図は従来
の゛低源電圧降下回路を示す図である。 11・・・電源電圧供給部(外部電源端子)、12・・
・内部回路、Q 2 e Q 21− Q 2 n ・
= nチャネル型MOS FET。
Claims (6)
- (1)1μm以下のゲート長を有するMOSFETによ
って構成される回路の電源端子と外部電源端子との間に
、ゲート、ドレイン間を接続したエンハンスメント型の
nチャネル型MOSFETを設けることを特徴とする電
源電圧降下回路。 - (2)前記エンハンスメント型のnチャネル型MOSF
ETのバックゲートを接地点に接続することを特徴とす
る特許請求の範囲第1項記載の電源電圧降下回路。 - (3)前記エンハンスメント型のnチャネル型MOSF
ETのバックゲートをそのソースに接続することを特徴
とする特許請求の範囲第1項記載の電源電圧降下回路。 - (4)前記エンハンスメント型のnチャネル型MOSF
ETを複数個直列接続して成るととを特徴とする特許請
求の範囲第1項記載の電源電圧降下回路。 - (5)前記エンハンスメント型のnチャネル型MOSF
ETのゲート長を2μm以上とすることを特徴とする特
許請求の範囲第1項ないし第4項いずれか1つの項記載
の電源電圧降下回路。 - (6)1μm以下のゲート長を有するMOSFETによ
って構成される回路の電源端子と外部電源端子との間に
、複数のエンハンスメント型のnチャネル型MOSFE
Tを直列接続し、上記各エンハンスメント型のnチャネ
ル型MOSFETのゲートを上記外部電源端子に接続す
るとともに、バックゲートを接地点に接続して成ること
を特徴とする電源電圧降下回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21253685A JPS6273755A (ja) | 1985-09-27 | 1985-09-27 | 電源電圧降下回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21253685A JPS6273755A (ja) | 1985-09-27 | 1985-09-27 | 電源電圧降下回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6273755A true JPS6273755A (ja) | 1987-04-04 |
Family
ID=16624296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21253685A Pending JPS6273755A (ja) | 1985-09-27 | 1985-09-27 | 電源電圧降下回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6273755A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01233755A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | 半導体集積回路装置 |
JPH03149867A (ja) * | 1989-11-07 | 1991-06-26 | Fujitsu Ltd | 半導体集積回路 |
WO1995027310A1 (en) * | 1994-04-01 | 1995-10-12 | National Semiconductor Corporation | High voltage charge pump using low voltage type transistors |
-
1985
- 1985-09-27 JP JP21253685A patent/JPS6273755A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01233755A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | 半導体集積回路装置 |
JPH03149867A (ja) * | 1989-11-07 | 1991-06-26 | Fujitsu Ltd | 半導体集積回路 |
WO1995027310A1 (en) * | 1994-04-01 | 1995-10-12 | National Semiconductor Corporation | High voltage charge pump using low voltage type transistors |
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