JPS6273755A - 電源電圧降下回路 - Google Patents
電源電圧降下回路Info
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- JPS6273755A JPS6273755A JP21253685A JP21253685A JPS6273755A JP S6273755 A JPS6273755 A JP S6273755A JP 21253685 A JP21253685 A JP 21253685A JP 21253685 A JP21253685 A JP 21253685A JP S6273755 A JPS6273755 A JP S6273755A
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Links
- 238000010586 diagram Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007123 defense Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、サブミクロンＬＳＩにおける電源電圧降下
回路に関する。
回路に関する。
従来、この種の電源′電圧降下回路は、例えば第５図に
示すよ）に構成されている。第５図における電（Ｗ Ｎ
圧供給部（外部電源端子）１１には、Ｐチャネル型、Ｖ
ｌｏＳ ＦＥＴＱＪのソースが接続され、このＭＯＳ
ＦＥＴＱＪのドレインには内部回路１２が接続される。
示すよ）に構成されている。第５図における電（Ｗ Ｎ
圧供給部（外部電源端子）１１には、Ｐチャネル型、Ｖ
ｌｏＳ ＦＥＴＱＪのソースが接続され、このＭＯＳ
ＦＥＴＱＪのドレインには内部回路１２が接続される。
また上記ＭＯ３ＦＥＴＱＪのドレインには、ｅ端子に基
準電圧Ｖｒｅｆが供給される比較増幅器１３の■端子が
接続される。
準電圧Ｖｒｅｆが供給される比較増幅器１３の■端子が
接続される。
そして、上記比較増幅器１３の出力端には、上記ＭＯ３
ＦＥＴＱｚのゲートが接続され、このＭＯＳＦＥＴＱ１
が導通制御されるようになっている。
ＦＥＴＱｚのゲートが接続され、このＭＯＳＦＥＴＱ１
が導通制御されるようになっている。
上記のエラな構成において、電源電圧供給部１１に電源
電圧（例えば５Ｖ）が印加され、比較増幅器１３のｅ端
子に基準電圧ｖｒｅｆ（例えば３Ｖ）が印加されている
ものとすると、ＭＯ８Ｆ’ＥＴＱＩのドレイン篭、圧Ｖ
Ｄと基準電圧Ｖｒｅｆとの比較出力に基づいてこのＭＯ
Ｓ ＦＥＴＱＩが導通制御される。今、ドレイン電圧Ｖ
Ｄが基準電圧ｖｒｅｆより低いとすると、比較増幅器１
３の出力がロー（”Ｌ”）レベルとなり、Ｍ、０８ＦＥ
ＴＱＪ のコンダクタンスが低下してそのドレイン電圧
ＶＤが上昇する。一方、ドレイン電圧ＶＤが基準電圧■
ｒ ｅ ｆより高くなると、比較増幅器１３の出力はハ
イ（Ｈ″）レベルとなり。
電圧（例えば５Ｖ）が印加され、比較増幅器１３のｅ端
子に基準電圧ｖｒｅｆ（例えば３Ｖ）が印加されている
ものとすると、ＭＯ８Ｆ’ＥＴＱＩのドレイン篭、圧Ｖ
Ｄと基準電圧Ｖｒｅｆとの比較出力に基づいてこのＭＯ
Ｓ ＦＥＴＱＩが導通制御される。今、ドレイン電圧Ｖ
Ｄが基準電圧ｖｒｅｆより低いとすると、比較増幅器１
３の出力がロー（”Ｌ”）レベルとなり、Ｍ、０８ＦＥ
ＴＱＪ のコンダクタンスが低下してそのドレイン電圧
ＶＤが上昇する。一方、ドレイン電圧ＶＤが基準電圧■
ｒ ｅ ｆより高くなると、比較増幅器１３の出力はハ
イ（Ｈ″）レベルとなり。
ＭＯＳ ＦＥＴＱＪのコンダクタンスが上昇してそのド
レイン電圧ＶＤが低下する。従って、内部回路１２には
、基準電圧Ｖｒａｆ（３Ｖ）と常に同じレベルの電圧（
この場合は３Ｖ）が供給される。
レイン電圧ＶＤが低下する。従って、内部回路１２には
、基準電圧Ｖｒａｆ（３Ｖ）と常に同じレベルの電圧（
この場合は３Ｖ）が供給される。
しかし、上記のような構成では、スタンド・守イモード
時にも比較増幅器１３で電力が消費されるため消費電力
が大きなり、基準電圧、Ｖｒｅｆを発生させるための回
路も必要となって回路が複雑化する。また、比較増幅器
Ｉ３により帰還ループが形成されるため、回路定数を考
虜して設計を行なわないと発振等を引き起こす可能性が
あり、ＭＯＳ ＦＥＴＱＪのしきい値電圧ｖ ｔｇ
。
時にも比較増幅器１３で電力が消費されるため消費電力
が大きなり、基準電圧、Ｖｒｅｆを発生させるための回
路も必要となって回路が複雑化する。また、比較増幅器
Ｉ３により帰還ループが形成されるため、回路定数を考
虜して設計を行なわないと発振等を引き起こす可能性が
あり、ＭＯＳ ＦＥＴＱＪのしきい値電圧ｖ ｔｇ
。
ばらつき（例えば製造ばらつき等）に対するマージンが
狭い等多くの欠点を有している。
狭い等多くの欠点を有している。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、スタンドバイモード時の電力
消費を低減でき、比較的簡単な構成でありながらしきい
値電圧のばらつきに対するマージンも広くとれるすぐれ
た電源電圧降下回路を提供することである。
その目的とするところは、スタンドバイモード時の電力
消費を低減でき、比較的簡単な構成でありながらしきい
値電圧のばらつきに対するマージンも広くとれるすぐれ
た電源電圧降下回路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、電源電圧供給部にｅ−）およびドレインが接続
され、内部回路にソースが接続され九〇チャネル型ＭＯ
ＳＦＥＴを設けたもので、電源電圧供給部に印加された
電圧を、上記ｎチャネル型ＭＯＳＦＥＴのしきい値電圧
と基板バイアス効果とによって降下させて内部回路に供
給するようにしている。
ために、電源電圧供給部にｅ−）およびドレインが接続
され、内部回路にソースが接続され九〇チャネル型ＭＯ
ＳＦＥＴを設けたもので、電源電圧供給部に印加された
電圧を、上記ｎチャネル型ＭＯＳＦＥＴのしきい値電圧
と基板バイアス効果とによって降下させて内部回路に供
給するようにしている。
以下、この発明の一実施例について図面を参照して説明
する。第１図における電源電圧供給部１１には、エンハ
ンスメント型でｎチャネル型のＭＯＳ ＦＥＴＱＪの
ゲートおよびドレインが接続され、このＭＯＳ Ｆ’Ｅ
ＴＱ’のソースには内部回路１２が接続される。また、
上記ＭＯ３ＦＥＴＱＪのバックゲートには接地点が接続
されて成る。上記ＭＯＳＦＥＴＱＪのゲート長は、ショ
ートチャネル効果を抑制するために内部回路１２を構成
するＭＯＳ ＦＥＴのゲート長より長く設定されており
、例えば内部回路１２のＭＯＳ ＦＥＴのゲート長が１
μｍ以下である時、ＭＯＳ Ｆ’ＥＴＱ、？のゲート
長は２μｍ以上とする。
する。第１図における電源電圧供給部１１には、エンハ
ンスメント型でｎチャネル型のＭＯＳ ＦＥＴＱＪの
ゲートおよびドレインが接続され、このＭＯＳ Ｆ’Ｅ
ＴＱ’のソースには内部回路１２が接続される。また、
上記ＭＯ３ＦＥＴＱＪのバックゲートには接地点が接続
されて成る。上記ＭＯＳＦＥＴＱＪのゲート長は、ショ
ートチャネル効果を抑制するために内部回路１２を構成
するＭＯＳ ＦＥＴのゲート長より長く設定されており
、例えば内部回路１２のＭＯＳ ＦＥＴのゲート長が１
μｍ以下である時、ＭＯＳ Ｆ’ＥＴＱ、？のゲート
長は２μｍ以上とする。
上記のよ５７を構成においで、電源電圧供給部１１に■
なる’ｔＫ 源’；ｉ、圧が印加されたとすると、内部
回路ス２には「ｖ−Ｖ′ｒＨＭ」という電圧が供給され
る（ＶＴ＋ｉｇは堰板バイアス効果を含むｎチャネル型
ＭＯ８ＦＴ’２ＴＱ２のしきい値′「・λ圧）、この電
圧は、″濱源市圧Ｖが上昇しても一定でちる。
なる’ｔＫ 源’；ｉ、圧が印加されたとすると、内部
回路ス２には「ｖ−Ｖ′ｒＨＭ」という電圧が供給され
る（ＶＴ＋ｉｇは堰板バイアス効果を含むｎチャネル型
ＭＯ８ＦＴ’２ＴＱ２のしきい値′「・λ圧）、この電
圧は、″濱源市圧Ｖが上昇しても一定でちる。
従って、この上）な（，４成によれば、スタンド５櫂イ
モード時の心力ｉＦ〕へ・ンゴ無く、回路イ）簡単でＬ
きい値電圧のばｔ−１・Ｘ）き、に討ブるマー、−、，
７ンも広くとれる。
モード時の心力ｉＦ〕へ・ンゴ無く、回路イ）簡単でＬ
きい値電圧のばｔ−１・Ｘ）き、に討ブるマー、−、，
７ンも広くとれる。
第２図は、この発明の他の実施例を示すもので、前記第
１図におけるＭＯＳ ＦＢＴＱ２の・ぐツクゲートをそ
のソースに接続している。図において、上記第１図と同
一構成部には同じ符号を付してその詳細な説明は省略す
る。
１図におけるＭＯＳ ＦＢＴＱ２の・ぐツクゲートをそ
のソースに接続している。図において、上記第１図と同
一構成部には同じ符号を付してその詳細な説明は省略す
る。
このような構成では、内部回路１２には［■−ｖｒＩＩ
ｉ勺 なる電圧が供給される（Ｖｒａｇ’は基板バイア
ス効果を含まないｎチャネル型ＭＯＳＦＥＴＱ＞のしき
い値電圧）。この内部回路１２への供給電圧は、上記し
きい値電圧Ｖ Ｔ ｍ Ｍ’の設定に応じて制御できる
。
ｉ勺 なる電圧が供給される（Ｖｒａｇ’は基板バイア
ス効果を含まないｎチャネル型ＭＯＳＦＥＴＱ＞のしき
い値電圧）。この内部回路１２への供給電圧は、上記し
きい値電圧Ｖ Ｔ ｍ Ｍ’の設定に応じて制御できる
。
第３図はこの発明の他の実施例を示すもので、前記番２
図におけるＮチャネル型ＭＯＳ ＦＥＴＱ２を複数段（
ｎω直列接続して設けている。従って、内部回路１２へ
供給される電圧は［Ｖ −ｎ・Ｖτ■勺である。ここで
、何段のＭＯＳ ＦＥＴを直列接続するかは、降下さ
せる電圧に応じて設定すれば良い。
図におけるＮチャネル型ＭＯＳ ＦＥＴＱ２を複数段（
ｎω直列接続して設けている。従って、内部回路１２へ
供給される電圧は［Ｖ −ｎ・Ｖτ■勺である。ここで
、何段のＭＯＳ ＦＥＴを直列接続するかは、降下さ
せる電圧に応じて設定すれば良い。
第４図は、さらにこの発明の他の実施例を示すもので、
電源電圧供給部１１と内部回路１２間にＮチャネル型Δ
１１０ｓ ＦＥＴＱ２８．Ｑ２□、・・・。
電源電圧供給部１１と内部回路１２間にＮチャネル型Δ
１１０ｓ ＦＥＴＱ２８．Ｑ２□、・・・。
Ｑ２ｎを直列接続し、これらＭＯＳ ＦＥＴＱ２１
。
。
Ｑ２意、・・・、 Ｑ ２ ｎのゲートを′虜源電圧供
給部１１に、バックゲートを接地点にそれぞれ接続して
いる。
給部１１に、バックゲートを接地点にそれぞれ接続して
いる。
このよ〕な構成によれば、前記第３図と同様に、内部回
路１２への供給電圧は「Ｖ −ｎ・ｖＴＩ」となる。ま
た、このような構成ではホットキャリアの発生も抑制で
きる。すなわち、ＭＯＳ ＦＥＴのドレイン、ソース
間の電位差カー大きいとホットキャリアが大獄に発生す
るが、複数段のＭＯＳＦＥＴを直列接続することにより
ドレイン、ソース間の電位差を小さくできるので、ホッ
トキャリアの発生を抑制できる。例えば２個のＭＯＳ
ＦＥＴを直列接続したとすると、１個のＭＯＳＦＥＴ
を用いた前記第１図の回路と比較してドレイン、ソース
間電圧Ｖ Ｄ ｓ ＩｒＤＪｋ６となり、ホットキャリ
アの発生量を２ケタ程少なくできる。
路１２への供給電圧は「Ｖ −ｎ・ｖＴＩ」となる。ま
た、このような構成ではホットキャリアの発生も抑制で
きる。すなわち、ＭＯＳ ＦＥＴのドレイン、ソース
間の電位差カー大きいとホットキャリアが大獄に発生す
るが、複数段のＭＯＳＦＥＴを直列接続することにより
ドレイン、ソース間の電位差を小さくできるので、ホッ
トキャリアの発生を抑制できる。例えば２個のＭＯＳ
ＦＥＴを直列接続したとすると、１個のＭＯＳＦＥＴ
を用いた前記第１図の回路と比較してドレイン、ソース
間電圧Ｖ Ｄ ｓ ＩｒＤＪｋ６となり、ホットキャリ
アの発生量を２ケタ程少なくできる。
以上説明したようにこの発明によれば、スタンドパイモ
ード時の電力消費を低減でき、比較的簡単な構成であり
ながらしきい値電圧のばらつきに対するマージンも広く
とれるすぐれた電源電圧降下回路が得られる。
ード時の電力消費を低減でき、比較的簡単な構成であり
ながらしきい値電圧のばらつきに対するマージンも広く
とれるすぐれた電源電圧降下回路が得られる。
第１図はこの発明の一実施例に係わる電源電圧降下回路
を示す図、第２図ないし第４図はそれぞれこの発明の他
の実施例について説明するための回路図、第５図は従来
の゛低源電圧降下回路を示す図である。 １１・・・電源電圧供給部（外部電源端子）、１２・・
・内部回路、Ｑ ２ ｅ Ｑ ２１− Ｑ ２ ｎ ・
＝ ｎチャネル型ＭＯＳ ＦＥＴ。
を示す図、第２図ないし第４図はそれぞれこの発明の他
の実施例について説明するための回路図、第５図は従来
の゛低源電圧降下回路を示す図である。 １１・・・電源電圧供給部（外部電源端子）、１２・・
・内部回路、Ｑ ２ ｅ Ｑ ２１− Ｑ ２ ｎ ・
＝ ｎチャネル型ＭＯＳ ＦＥＴ。
Claims (6)
- （１）１μｍ以下のゲート長を有するＭＯＳＦＥＴによ
って構成される回路の電源端子と外部電源端子との間に
、ゲート、ドレイン間を接続したエンハンスメント型の
ｎチャネル型ＭＯＳＦＥＴを設けることを特徴とする電
源電圧降下回路。 - （２）前記エンハンスメント型のｎチャネル型ＭＯＳＦ
ＥＴのバックゲートを接地点に接続することを特徴とす
る特許請求の範囲第１項記載の電源電圧降下回路。 - （３）前記エンハンスメント型のｎチャネル型ＭＯＳＦ
ＥＴのバックゲートをそのソースに接続することを特徴
とする特許請求の範囲第１項記載の電源電圧降下回路。 - （４）前記エンハンスメント型のｎチャネル型ＭＯＳＦ
ＥＴを複数個直列接続して成るととを特徴とする特許請
求の範囲第１項記載の電源電圧降下回路。 - （５）前記エンハンスメント型のｎチャネル型ＭＯＳＦ
ＥＴのゲート長を２μｍ以上とすることを特徴とする特
許請求の範囲第１項ないし第４項いずれか１つの項記載
の電源電圧降下回路。 - （６）１μｍ以下のゲート長を有するＭＯＳＦＥＴによ
って構成される回路の電源端子と外部電源端子との間に
、複数のエンハンスメント型のｎチャネル型ＭＯＳＦＥ
Ｔを直列接続し、上記各エンハンスメント型のｎチャネ
ル型ＭＯＳＦＥＴのゲートを上記外部電源端子に接続す
るとともに、バックゲートを接地点に接続して成ること
を特徴とする電源電圧降下回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21253685A JPS6273755A (ja) | 1985-09-27 | 1985-09-27 | 電源電圧降下回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21253685A JPS6273755A (ja) | 1985-09-27 | 1985-09-27 | 電源電圧降下回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273755A true JPS6273755A (ja) | 1987-04-04 |
Family
ID=16624296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21253685A Pending JPS6273755A (ja) | 1985-09-27 | 1985-09-27 | 電源電圧降下回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273755A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233755A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | 半導体集積回路装置 |
| JPH03149867A (ja) * | 1989-11-07 | 1991-06-26 | Fujitsu Ltd | 半導体集積回路 |
| WO1995027310A1 (en) * | 1994-04-01 | 1995-10-12 | National Semiconductor Corporation | High voltage charge pump using low voltage type transistors |
-
1985
- 1985-09-27 JP JP21253685A patent/JPS6273755A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233755A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | 半導体集積回路装置 |
| JPH03149867A (ja) * | 1989-11-07 | 1991-06-26 | Fujitsu Ltd | 半導体集積回路 |
| WO1995027310A1 (en) * | 1994-04-01 | 1995-10-12 | National Semiconductor Corporation | High voltage charge pump using low voltage type transistors |
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