JPS63287054A - １トランジスタ型ダイナミツクメモリセル - Google Patents
１トランジスタ型ダイナミツクメモリセルInfo
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- JPS63287054A JPS63287054A JP62122024A JP12202487A JPS63287054A JP S63287054 A JPS63287054 A JP S63287054A JP 62122024 A JP62122024 A JP 62122024A JP 12202487 A JP12202487 A JP 12202487A JP S63287054 A JPS63287054 A JP S63287054A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来は、微細加工技術と絶縁膜等の薄膜化によってメモ
リキャパシタの容量の確保が行なわれてきた。しかし、
微細加工と薄膜化には限界があり、限られたセル面積の
中でより多くのメモリキャパシタ容量を確保するために
種々のメモリセルが提案されている。第６図は、例えは
アイイーイーイー トランザクションズ エレクト四ン
デバイシーズ、第１ＣＤ −３１巻、１４６〜フ５３
頁（工ＩＣｌＣｌ 、 Ｔｒａｍｓ、］［ｆｌｓｏｔｒ
ｏ２１ Ｄｅｖｉａａｓ ｖｏｌ、ＫＤ−３１、Ｐ
Ｐ）４６〜フ５３）に１ア コルゲーテイツト キャパ
シターセル１（％Ａ’ Ｏｏｒｒｕｇａｔｅｌ ０ａｐ
ａｏｉｔｏｒ ０ｅｌｌ （０００）’ ）としてＨ，
スナミ（Ｈ，Ｓｕｎａｍｉ ）等により示されている溝
堀り型のメモリセルであり、第３図（＆）Ｉｆｉ平面図
、（ｂ）はそのＡ−Ｂにおける断面図を示している。
リキャパシタの容量の確保が行なわれてきた。しかし、
微細加工と薄膜化には限界があり、限られたセル面積の
中でより多くのメモリキャパシタ容量を確保するために
種々のメモリセルが提案されている。第６図は、例えは
アイイーイーイー トランザクションズ エレクト四ン
デバイシーズ、第１ＣＤ −３１巻、１４６〜フ５３
頁（工ＩＣｌＣｌ 、 Ｔｒａｍｓ、］［ｆｌｓｏｔｒ
ｏ２１ Ｄｅｖｉａａｓ ｖｏｌ、ＫＤ−３１、Ｐ
Ｐ）４６〜フ５３）に１ア コルゲーテイツト キャパ
シターセル１（％Ａ’ Ｏｏｒｒｕｇａｔｅｌ ０ａｐ
ａｏｉｔｏｒ ０ｅｌｌ （０００）’ ）としてＨ，
スナミ（Ｈ，Ｓｕｎａｍｉ ）等により示されている溝
堀り型のメモリセルであり、第３図（＆）Ｉｆｉ平面図
、（ｂ）はそのＡ−Ｂにおける断面図を示している。
図において、（１）はＰ形シリコン基板、Ｃ２）は素子
間分離用のフィールド酸化膜、Ｃ３）は素子間分離用の
チャネルストップＰ中領域、（４）はキャパシタ絶縁膜
、（５）はメモリ容量の対向電極を構成するセルプレー
ト電極、（６）はワード線信号が印加されアクセストラ
ンジスタのゲート電極を構成するワード線、（７）はビ
ット線に接続されるＮ十領域、（８）はコンタクト孔、
（９）はビット線を構成する金属配線、ａＧはメモリセ
ル門の記憶端子を構成しシリコン基板（１）と反対導電
型であるＮ型反転層あるいはＮ＋領領域０け溝堀り領域
である。このメモリセルＭは、半導体基板中に溝を形成
し、その側面部もメモリ容量として利用することにより
実質的な面積の増加を図ろうとするものである。
間分離用のフィールド酸化膜、Ｃ３）は素子間分離用の
チャネルストップＰ中領域、（４）はキャパシタ絶縁膜
、（５）はメモリ容量の対向電極を構成するセルプレー
ト電極、（６）はワード線信号が印加されアクセストラ
ンジスタのゲート電極を構成するワード線、（７）はビ
ット線に接続されるＮ十領域、（８）はコンタクト孔、
（９）はビット線を構成する金属配線、ａＧはメモリセ
ル門の記憶端子を構成しシリコン基板（１）と反対導電
型であるＮ型反転層あるいはＮ＋領領域０け溝堀り領域
である。このメモリセルＭは、半導体基板中に溝を形成
し、その側面部もメモリ容量として利用することにより
実質的な面積の増加を図ろうとするものである。
従来の改良されたダイナミックメモリセルは以上のよう
に構成されているため、さらに高集積化全図るためには
溝堀り領域（Ｘ１ａ）と（１１１１）間の間隔をつめな
ければならない。そのため、対向する記憶端子（ｌｏｇ
）と（ｘｏｂ）間の間隔が狭くなって、側面に生じる空
乏層がつながり、隣り合うメモリセルＭ間にリークが発
生し、記憶された情報が破壊されるという問題があり、
必ずしも高集積化には対応できないという欠点があった
。
に構成されているため、さらに高集積化全図るためには
溝堀り領域（Ｘ１ａ）と（１１１１）間の間隔をつめな
ければならない。そのため、対向する記憶端子（ｌｏｇ
）と（ｘｏｂ）間の間隔が狭くなって、側面に生じる空
乏層がつながり、隣り合うメモリセルＭ間にリークが発
生し、記憶された情報が破壊されるという問題があり、
必ずしも高集積化には対応できないという欠点があった
。
また、溝を利用してメモリ容量の増加を図った別の例と
して、第６図に示すものが考えられる。
して、第６図に示すものが考えられる。
この第６囮において、（１）ないしく４）、（ａ）ない
しく９）は第３図に示したメモリセルと同一または相当
の部分であり、Ｉは溝堀掘り領域、（２）はセルプレー
ト電極となる高濃度のＰ属領域、勿は記憶端子を構成す
るポリシリコン電極、＠はコンタクト孔である。
しく９）は第３図に示したメモリセルと同一または相当
の部分であり、Ｉは溝堀掘り領域、（２）はセルプレー
ト電極となる高濃度のＰ属領域、勿は記憶端子を構成す
るポリシリコン電極、＠はコンタクト孔である。
このようなダイナミックメモリセルでは、電荷蓄積電極
のを、読み出し、書き込みトランジスタのＮ＋領領域７
）に接続するためのコンタクト孔＠を開ける必要があり
、高密度化に対して障害となる。
のを、読み出し、書き込みトランジスタのＮ＋領領域７
）に接続するためのコンタクト孔＠を開ける必要があり
、高密度化に対して障害となる。
さらに極めて薄いキャパシタ絶縁膜（４）上で写真製版
を行うため、フォトレジストを使用することなどによる
不純物汚染やキャパシタ絶縁膜（４）の損傷が避けられ
ず、キャパシタ絶縁膜（４）の電気的信頼性を著しく劣
化させるという不都合を生じていた。
を行うため、フォトレジストを使用することなどによる
不純物汚染やキャパシタ絶縁膜（４）の損傷が避けられ
ず、キャパシタ絶縁膜（４）の電気的信頼性を著しく劣
化させるという不都合を生じていた。
従来のダイナミックメモリセルは以上のように構成され
て≠るため、必ずしも高集積化に対応できず、また、第
５図の従来例では記憶端子が半導体基板内にあるため、
α線等により発生したキャリアが記憶端子に流れ込み、
記憶情報が破壊されるというソフトエラーが発生するな
どの問題点があった。
て≠るため、必ずしも高集積化に対応できず、また、第
５図の従来例では記憶端子が半導体基板内にあるため、
α線等により発生したキャリアが記憶端子に流れ込み、
記憶情報が破壊されるというソフトエラーが発生するな
どの問題点があった。
また、ポリシリコンを電荷著積ノードとするメモリセル
の場合、基板に接続するためのコンタクト孔を形成しな
ければならず、メモリセル面積の増大、キャパシタ絶縁
膜の電気的信頼性の劣化という問題点があった。
の場合、基板に接続するためのコンタクト孔を形成しな
ければならず、メモリセル面積の増大、キャパシタ絶縁
膜の電気的信頼性の劣化という問題点があった。
との発明は上記のような問題点を解消するためになされ
たもので、キャパシタ絶縁膜の劣化を防止できるととも
に、縮小されたメモリセルの中で充分なメモリ容量を確
保することができ、かつ、隣接するメモリセル間のリー
クの増大をも避けることのできる高集積化に適した１ト
ランジスタ型ダイナミツクメモリセルを得ることを目的
とする。
たもので、キャパシタ絶縁膜の劣化を防止できるととも
に、縮小されたメモリセルの中で充分なメモリ容量を確
保することができ、かつ、隣接するメモリセル間のリー
クの増大をも避けることのできる高集積化に適した１ト
ランジスタ型ダイナミツクメモリセルを得ることを目的
とする。
この発明にかかるｌトランジスタ型ダイナミックメモリ
セルは、半導体基板表面に形成された溝の内部に、シリ
コン基板と第１のポリシリコン電極とで形成される第１
の容量を形成し、さらにその上に第１のポリシリコン電
極と第２のポリシリコン電極とで形成される第２の容量
を積み上げ、この２つの容量を並列的に用−１また記憶
端子となる第１の電極のポリシリコン層と読み出し、書
き込みトランジスタのソース、ドレイン電極を形成する
ポリシリコン層が同一の層からなり、記憶端子と読み出
し書き込みトランジスタとを接続するコンタクト穴をな
くした構造とする。
セルは、半導体基板表面に形成された溝の内部に、シリ
コン基板と第１のポリシリコン電極とで形成される第１
の容量を形成し、さらにその上に第１のポリシリコン電
極と第２のポリシリコン電極とで形成される第２の容量
を積み上げ、この２つの容量を並列的に用−１また記憶
端子となる第１の電極のポリシリコン層と読み出し、書
き込みトランジスタのソース、ドレイン電極を形成する
ポリシリコン層が同一の層からなり、記憶端子と読み出
し書き込みトランジスタとを接続するコンタクト穴をな
くした構造とする。
この発明においては、半導体基板表面に形成された溝の
内部で、第１のポリシリコン電極の下層にシリコン基板
との間の第１の容量を形成し、また第１のポリシリコン
電極の上層には第２のポリシリコン電極との間の第２の
容量を形成し、２つの容量を並列的に用いることにより
、メモリ容量が飛躍的に増大し、１に記憶端子が基板か
ら分離されて隣り合うメモリセル間のリークやソフトエ
ラーに強い構造になる＠ また、記憶端子である第１のポリシリコン電極ト読み出
し書き込みトランジスタのソース・ドレイン電極を形成
するポリシリコンとを同一の層とすることにより、記憶
端子と読み出し、書き込みトランジスタとを接続するコ
ンタクト孔をなくして、メモリセル面積を著しく小さく
することができ、キャパシタ絶縁膜の劣化を防止できる
。
内部で、第１のポリシリコン電極の下層にシリコン基板
との間の第１の容量を形成し、また第１のポリシリコン
電極の上層には第２のポリシリコン電極との間の第２の
容量を形成し、２つの容量を並列的に用いることにより
、メモリ容量が飛躍的に増大し、１に記憶端子が基板か
ら分離されて隣り合うメモリセル間のリークやソフトエ
ラーに強い構造になる＠ また、記憶端子である第１のポリシリコン電極ト読み出
し書き込みトランジスタのソース・ドレイン電極を形成
するポリシリコンとを同一の層とすることにより、記憶
端子と読み出し、書き込みトランジスタとを接続するコ
ンタクト孔をなくして、メモリセル面積を著しく小さく
することができ、キャパシタ絶縁膜の劣化を防止できる
。
以下、この発明の一実施例を図について説明する。第１
図（−）は本発明の一実施例によるｌトランジスタ型ダ
イナミックメモリセルの平面図で、第１図（′ｂ）はそ
の人−Ｂにおける断面図である〇第１図において、ａ５
は溝掘り領域、＠は第１の容量Ｍｏｌのシリコン基板側
電極となる高濃度のＰ型領域、−は記憶端子となる第１
のポリシリコン電極、（財）は第２の容量ＭＯ２の誘電
体を形成するキャパシタ絶縁！、（ｓ）は第２の容量Ｍ
Ｏ２の対向電極となる第２のポリシリコン電極であるセ
ルプレート！ 極、（？＆）（）ｂ）はアクセストラン
ジスタＡ！のソース・ドレイン領域、（６−）はアクセ
ストランジスタＡＴのゲート電極、（ｌｏｏ＆）（ｌｏ
ｏｂ）はポリシリコン電極−と同一のポリシリコン層で
あり、ソース・ドレイン（ツー）（ツｂ）の電極を形成
するポリシリコン層である。Ｍは１トランジスタ１キヤ
パシタから成る１メモリセルで記憶装置の記憶容量（ビ
ット数）に応じて多数マイリクス状に配列されている０
コンタクト孔（８）は隣接した２つのメモリセルＭに共
通に且つ境界部に設けられている。
図（−）は本発明の一実施例によるｌトランジスタ型ダ
イナミックメモリセルの平面図で、第１図（′ｂ）はそ
の人−Ｂにおける断面図である〇第１図において、ａ５
は溝掘り領域、＠は第１の容量Ｍｏｌのシリコン基板側
電極となる高濃度のＰ型領域、−は記憶端子となる第１
のポリシリコン電極、（財）は第２の容量ＭＯ２の誘電
体を形成するキャパシタ絶縁！、（ｓ）は第２の容量Ｍ
Ｏ２の対向電極となる第２のポリシリコン電極であるセ
ルプレート！ 極、（？＆）（）ｂ）はアクセストラン
ジスタＡ！のソース・ドレイン領域、（６−）はアクセ
ストランジスタＡＴのゲート電極、（ｌｏｏ＆）（ｌｏ
ｏｂ）はポリシリコン電極−と同一のポリシリコン層で
あり、ソース・ドレイン（ツー）（ツｂ）の電極を形成
するポリシリコン層である。Ｍは１トランジスタ１キヤ
パシタから成る１メモリセルで記憶装置の記憶容量（ビ
ット数）に応じて多数マイリクス状に配列されている０
コンタクト孔（８）は隣接した２つのメモリセルＭに共
通に且つ境界部に設けられている。
半導体記憶装置の動作中、基板（１）、（社）は図示し
な一基板電位発生回路により０〜−３〔ｖ〕の負電位に
保持され、セルプレート（５）はＯａ Ａ ｖｏｏ 。
な一基板電位発生回路により０〜−３〔ｖ〕の負電位に
保持され、セルプレート（５）はＯａ Ａ ｖｏｏ 。
Ｔｏｏ （Ｔｏｏけ電源電圧）等のＯｌたけ正電位の一
定値に保持される。
定値に保持される。
このメモリセルは、シリコン基板（１）に溝Ｉを掘った
後湾の底面及び側面を酸化するなどして形成された第１
のキャパシタ絶縁膜（４）をはさんで、Ｐ＋領域（至）
と第１ポリシリコン電極口とにより第１のメモリ容量Ｍ
Ｏユを形成し、さらに第１のポリシリコン電極−の表面
を醸化するなどして形成された第２のキャパシタ絶縁膜
（財）をはさんで、第１のポリシリコン電極−と第２の
ポリシリコン電極（５）とにより第２のメモリ容量ＭＯ
２を形成し、これを第１のメモリ容ｆｉＭＯ１の上部に
積み上ける構造となっている。記憶端子となる第１のポ
リシリコン電極＠の形成と同時に、ポリシリコン層α０
０）が形成され、次にポリシリコン層（１００）に不純
物イオンを注入し、その後ゲート電極（６＆）の底部が
形成されるべき部分のポリシリコン７１（１ｏｏ）を除
去し、然る後熱処理によるポリシリコン層ａｏｏ＞カら
の不純物拡散により読み出し、書き込みトランジスタの
ソース・ドレイン領域（７）が形成される。
後湾の底面及び側面を酸化するなどして形成された第１
のキャパシタ絶縁膜（４）をはさんで、Ｐ＋領域（至）
と第１ポリシリコン電極口とにより第１のメモリ容量Ｍ
Ｏユを形成し、さらに第１のポリシリコン電極−の表面
を醸化するなどして形成された第２のキャパシタ絶縁膜
（財）をはさんで、第１のポリシリコン電極−と第２の
ポリシリコン電極（５）とにより第２のメモリ容量ＭＯ
２を形成し、これを第１のメモリ容ｆｉＭＯ１の上部に
積み上ける構造となっている。記憶端子となる第１のポ
リシリコン電極＠の形成と同時に、ポリシリコン層α０
０）が形成され、次にポリシリコン層（１００）に不純
物イオンを注入し、その後ゲート電極（６＆）の底部が
形成されるべき部分のポリシリコン７１（１ｏｏ）を除
去し、然る後熱処理によるポリシリコン層ａｏｏ＞カら
の不純物拡散により読み出し、書き込みトランジスタの
ソース・ドレイン領域（７）が形成される。
従って、記憶端子のとトランジスタのに＋領域（７）と
は同一の層αＯＱ）を介して継がっていることになり、
コンタクト孔等の余分の面積を必要とせず、記憶端子の
に蓄えられた電荷が、アクセストランジスタＡＴのソー
ス・ドレイン領域（）＆）（）ｂ）を介してビット線（
９）に読み出される。
は同一の層αＯＱ）を介して継がっていることになり、
コンタクト孔等の余分の面積を必要とせず、記憶端子の
に蓄えられた電荷が、アクセストランジスタＡＴのソー
ス・ドレイン領域（）＆）（）ｂ）を介してビット線（
９）に読み出される。
こうして、第１ポリシリコン電極をシリコン基板に接続
するためのコンタクト孔を作る必要のない本実施例によ
るメモリセルでは、メモリセルの占有面積を大幅に縮小
することが可能になる。また、第４図に示したコンタク
ト孔を有する従来のメモリセルでは、キャパシタ絶縁膜
（４）にコンタクト孔を開ける必要かあることから、上
述したようにキャパシタ絶縁膜の電気的信頼性が著しく
劣化されるという不都合が生じていたが、本発明の構造
を用いれは、キャパシタ絶縁膜（４）を形成した後スフ
に第１のポリシリコン電極ｂ （１００）を堆積し、キ
ャパシタ絶縁膜（４）を保護してしまうので、そのよう
な不都合は完全に取り除くことができる。
するためのコンタクト孔を作る必要のない本実施例によ
るメモリセルでは、メモリセルの占有面積を大幅に縮小
することが可能になる。また、第４図に示したコンタク
ト孔を有する従来のメモリセルでは、キャパシタ絶縁膜
（４）にコンタクト孔を開ける必要かあることから、上
述したようにキャパシタ絶縁膜の電気的信頼性が著しく
劣化されるという不都合が生じていたが、本発明の構造
を用いれは、キャパシタ絶縁膜（４）を形成した後スフ
に第１のポリシリコン電極ｂ （１００）を堆積し、キ
ャパシタ絶縁膜（４）を保護してしまうので、そのよう
な不都合は完全に取り除くことができる。
また、本実施例のメモリセルでは、シリコン基板（１）
に形成した溝の側壁を利用してキャパシタの表面積を実
効的に大きくするとともに、第２図の等価回路から明ら
かなように、記憶端子となる第１ポリシリコン電極勾の
上下に各々シリコン基板（社）、第２ポリシリコン電極
ｒ５）を対向電極とする第１、第２のメモリ容量Ｍｏｌ
、ＭＯ２が形成されているので、メモリ容量が飛躍的に
増大する。例えば、シリコン基板（至）上のキャパシタ
絶縁膜（４）の厚さと、第１ポリシリコン電極（至）上
のキャパシタ絶縁膜（財）の厚さが同じであれば、記憶
端子（至）からみたメモリ容量は容量Ｍｏｌ、１０２が
図示しない電源を介して並列接続されるため、はぼ２倍
に増加する。この時、シリコン基板６！Ｄとの間に形成
する第１のメモリ容量Ｍｏｌは、シリコン基板表面（２
）の濃度が低いと、空乏層の拡がりのため容量が低下す
る＠この現象を防止するため、第１のメモリ容量Ｍｏｌ
を形成するシリコン基板＠の表面濃度は１．０１８１ｂ また゛、このメモリセルでは、第１のメモリ容量の対向
電極となる半導体基板表面＠は半導体基板（１）と同じ
導電型であるため、隣接するメモリセル間が空乏層でつ
ながりメモリセル間にリーク力発生するという従来例で
述べた問題は全く発生しない。このため、隣接するメモ
リセル間の距離は加工限界で決まる最小値まで縮小する
ことが可能であり、高密度化に対して極めて大きなメリ
ットを有している。
に形成した溝の側壁を利用してキャパシタの表面積を実
効的に大きくするとともに、第２図の等価回路から明ら
かなように、記憶端子となる第１ポリシリコン電極勾の
上下に各々シリコン基板（社）、第２ポリシリコン電極
ｒ５）を対向電極とする第１、第２のメモリ容量Ｍｏｌ
、ＭＯ２が形成されているので、メモリ容量が飛躍的に
増大する。例えば、シリコン基板（至）上のキャパシタ
絶縁膜（４）の厚さと、第１ポリシリコン電極（至）上
のキャパシタ絶縁膜（財）の厚さが同じであれば、記憶
端子（至）からみたメモリ容量は容量Ｍｏｌ、１０２が
図示しない電源を介して並列接続されるため、はぼ２倍
に増加する。この時、シリコン基板６！Ｄとの間に形成
する第１のメモリ容量Ｍｏｌは、シリコン基板表面（２
）の濃度が低いと、空乏層の拡がりのため容量が低下す
る＠この現象を防止するため、第１のメモリ容量Ｍｏｌ
を形成するシリコン基板＠の表面濃度は１．０１８１ｂ また゛、このメモリセルでは、第１のメモリ容量の対向
電極となる半導体基板表面＠は半導体基板（１）と同じ
導電型であるため、隣接するメモリセル間が空乏層でつ
ながりメモリセル間にリーク力発生するという従来例で
述べた問題は全く発生しない。このため、隣接するメモ
リセル間の距離は加工限界で決まる最小値まで縮小する
ことが可能であり、高密度化に対して極めて大きなメリ
ットを有している。
さらに、本実施例では記憶端子のが半導体基板（１）か
ら絶縁された構造になっているため、アルファ粒子等に
より半導体基板（１）中に発生した電荷が記憶端子のに
流れ込み記憶情報が破壊されるというソフトエラーの問
題もほぼ全面的に解決することができる。
ら絶縁された構造になっているため、アルファ粒子等に
より半導体基板（１）中に発生した電荷が記憶端子のに
流れ込み記憶情報が破壊されるというソフトエラーの問
題もほぼ全面的に解決することができる。
さらに第３図に示すように、半導体基板（１）のソース
・ドレイン領域（ｌｏｏａ）を除く表面領域とポリシリ
コン電極（１ｏｏａ）との電気的接触面積を制限するよ
うに表面領域上にシリコン酸化膜等の絶縁膜（ｌｏｇ）
を形成し、この絶縁膜（１０１）上にコンタクト孔（８
）が位置するようにすることにより、特に面積を大きく
することなくソース・ドレイン領域（〒ａ）の接合面積
を著るしく小さくすることが可能である。このためアル
ファ粒子等により半導体基板（１）中に発生した重荷が
ソース・ドレイン領域（）＆）に流れ込み記憶情報が破
壊されるいわゆるビット線をモードのソフトエラーを極
めて小さくすることができる０また、ビット線電９）の
寄生容量として作用するソース・ドレイン（７＆）の接
合容量も著るしく小さくなるため 続出信号” −ｆ Ｔｏ （Ｏ８Ｈメ−Ｔ： ＩＪ容量
、ＯＢはビット線容量、ｖｏはメモリセルに書込まれた
電圧）が大きくなり、ノイズに強く、動作マージンの大
きな記憶装置を提供することができる。
・ドレイン領域（ｌｏｏａ）を除く表面領域とポリシリ
コン電極（１ｏｏａ）との電気的接触面積を制限するよ
うに表面領域上にシリコン酸化膜等の絶縁膜（ｌｏｇ）
を形成し、この絶縁膜（１０１）上にコンタクト孔（８
）が位置するようにすることにより、特に面積を大きく
することなくソース・ドレイン領域（〒ａ）の接合面積
を著るしく小さくすることが可能である。このためアル
ファ粒子等により半導体基板（１）中に発生した重荷が
ソース・ドレイン領域（）＆）に流れ込み記憶情報が破
壊されるいわゆるビット線をモードのソフトエラーを極
めて小さくすることができる０また、ビット線電９）の
寄生容量として作用するソース・ドレイン（７＆）の接
合容量も著るしく小さくなるため 続出信号” −ｆ Ｔｏ （Ｏ８Ｈメ−Ｔ： ＩＪ容量
、ＯＢはビット線容量、ｖｏはメモリセルに書込まれた
電圧）が大きくなり、ノイズに強く、動作マージンの大
きな記憶装置を提供することができる。
また、読み出し書き込みトランジスタのゲート長は、ソ
ース・ドレイン（７）の電極を形成するポリシリコン電
極（ｌｏｏａ） 、 （１００ｂ）の間隔により決まっ
てしまうため、ゲート電極（６）はポリシリコン電極（
ｌｏｏａ） 、 （ｌｏｏｂ）に乗り上げた構造になり
、ゲート電極（６）の幅を広くとることができるため、
ゲート電極（６）の配線抵抗を低下させることができる
。
ース・ドレイン（７）の電極を形成するポリシリコン電
極（ｌｏｏａ） 、 （１００ｂ）の間隔により決まっ
てしまうため、ゲート電極（６）はポリシリコン電極（
ｌｏｏａ） 、 （ｌｏｏｂ）に乗り上げた構造になり
、ゲート電極（６）の幅を広くとることができるため、
ゲート電極（６）の配線抵抗を低下させることができる
。
さらに、本実施例では、電荷蓄積領域のと読み出し書き
込みトランジスタのソース・ドレイン領域（）ａ）、（
）ｂ）の電極を形成するポリシリコン層（ｌｏｏ＆）
、 （ｌｏｏｔ））が同一のポリシリコン層で形成され
ているため、上記ポリシリコンパターン間に厚い絶縁膜
（２）を埋込むことにより、メモリセルＭ間分離領域を
形成することが可能となる。第４図に示すように、従来
のメモリセルでは、選択酸化法を利用した１０００８分
離法が広範に用いられてきたが、酸化膜の横方向成長に
よるバーズ・ピークの発生が避けられず、素子間分離領
域の幅を狭くするのに限界があった。未実施例では、ポ
リシリコン層のパターンｂ 、 （１００）を形成した
あと、ポリシリコン層のない領域に、イオン注入法衣ど
を用いて、基板濃度を濃くする不純物ドーピング領域ｔ
Ｓ＞を形成し、さらに、ポリシリコン層のない領域に、
酸化膜などの絶縁膜（２）を埋込んで素子分離領域を形
成する０この素子分離領域形成法では、バーズ・ピーク
が全く発生しな−ため、写真製版技術で決まる最小寸法
まで分離領域の幅を狭くすることか可能であり、記憶装
置の高密度化に極めて大きな効果を発揮する。
込みトランジスタのソース・ドレイン領域（）ａ）、（
）ｂ）の電極を形成するポリシリコン層（ｌｏｏ＆）
、 （ｌｏｏｔ））が同一のポリシリコン層で形成され
ているため、上記ポリシリコンパターン間に厚い絶縁膜
（２）を埋込むことにより、メモリセルＭ間分離領域を
形成することが可能となる。第４図に示すように、従来
のメモリセルでは、選択酸化法を利用した１０００８分
離法が広範に用いられてきたが、酸化膜の横方向成長に
よるバーズ・ピークの発生が避けられず、素子間分離領
域の幅を狭くするのに限界があった。未実施例では、ポ
リシリコン層のパターンｂ 、 （１００）を形成した
あと、ポリシリコン層のない領域に、イオン注入法衣ど
を用いて、基板濃度を濃くする不純物ドーピング領域ｔ
Ｓ＞を形成し、さらに、ポリシリコン層のない領域に、
酸化膜などの絶縁膜（２）を埋込んで素子分離領域を形
成する０この素子分離領域形成法では、バーズ・ピーク
が全く発生しな−ため、写真製版技術で決まる最小寸法
まで分離領域の幅を狭くすることか可能であり、記憶装
置の高密度化に極めて大きな効果を発揮する。
なお、上記実施例ではメモリセルＵにＮチャネル形の素
子を用いたが、Ｐチャネル形の素子を用いてもよく、上
記実施例と同様の効果を奏することは明らかである。
子を用いたが、Ｐチャネル形の素子を用いてもよく、上
記実施例と同様の効果を奏することは明らかである。
以上のように、この発明によれば、シリコン基板に掘っ
た溝の側壁を利用してキャパシタの表面積を実効的に大
きくするとともに、第１のポリシリコン電極からなる記
憶端子の上下に、各々シリコン基板と第２のポリシリコ
ン電極とを対向電極とする２つの容量を並列的に設け、
さらに記憶端子となる第１ポリシリコン層と同一のポリ
シリコン層から不純物を導入して、アクセストランジス
タのソース・ドレイン領域を形成するようにしたので１
キヤパシタ絶縁膜の電気的信頼性の劣化を防止すること
ができ、極めて小さな面積で大きなメモリ容量を形成す
ることができ、また隣接するメモリセル間°のリークや
ソフトエラーに強い１トランジスタ型ダイナミツクメモ
リセルを実現することができる効果がある。
た溝の側壁を利用してキャパシタの表面積を実効的に大
きくするとともに、第１のポリシリコン電極からなる記
憶端子の上下に、各々シリコン基板と第２のポリシリコ
ン電極とを対向電極とする２つの容量を並列的に設け、
さらに記憶端子となる第１ポリシリコン層と同一のポリ
シリコン層から不純物を導入して、アクセストランジス
タのソース・ドレイン領域を形成するようにしたので１
キヤパシタ絶縁膜の電気的信頼性の劣化を防止すること
ができ、極めて小さな面積で大きなメモリ容量を形成す
ることができ、また隣接するメモリセル間°のリークや
ソフトエラーに強い１トランジスタ型ダイナミツクメモ
リセルを実現することができる効果がある。
第１図（、） （ｂ）はこの発明の一実施例による１ト
ランジスタ型ダイナミツクメモリセルを示す図、第２図
は第１図に示したメモリセルの等何回路を示す図、第３
図（−） （ｂ）はこの発明の他の実施例による１トラ
ンジスタ型ダイナミツクメモリセルを示す図、第４図（
＆） （１））はこの発明の素子間分離領域を拡大した
図、第５図（、） （ｂ） 、第６図（ａ） （ｂ）は
従来の溝掘り型ダイナミックメモリセルを示す図である
〇 図において、（１）・・・Ｐ型シリコン基板、Ｃ２）・
・・フィールド酸化膜、（３）・・・チャネルストップ
Ｐ＋領ｆｉ、（４）・・・シリコン基板表面のキャパシ
タ絶縁膜、（５）・・・セルフレート電ｔｉ％ＡＴ・・
・アクセストランジスタ、（６）・・・ワード線、（７
）・・・Ｎ中領域、（８）・・・ビット線フンタクト孔
、（９）・・・ビット線、０・・・溝掘り領域、（財）
・・・Ｐ中領域、＠・・・記憶端子となる第１ポリシリ
コン電極、（ハ）・・・ポリシリコン間のキャパシタ絶
縁膜、（１００）・・・ソース・ドレインの拡散源とな
るポリシリコン層、（ユＯＸ）・・・絶縁膜である。 なお、図中同一符号は同一または相当部分を示すＯ
ランジスタ型ダイナミツクメモリセルを示す図、第２図
は第１図に示したメモリセルの等何回路を示す図、第３
図（−） （ｂ）はこの発明の他の実施例による１トラ
ンジスタ型ダイナミツクメモリセルを示す図、第４図（
＆） （１））はこの発明の素子間分離領域を拡大した
図、第５図（、） （ｂ） 、第６図（ａ） （ｂ）は
従来の溝掘り型ダイナミックメモリセルを示す図である
〇 図において、（１）・・・Ｐ型シリコン基板、Ｃ２）・
・・フィールド酸化膜、（３）・・・チャネルストップ
Ｐ＋領ｆｉ、（４）・・・シリコン基板表面のキャパシ
タ絶縁膜、（５）・・・セルフレート電ｔｉ％ＡＴ・・
・アクセストランジスタ、（６）・・・ワード線、（７
）・・・Ｎ中領域、（８）・・・ビット線フンタクト孔
、（９）・・・ビット線、０・・・溝掘り領域、（財）
・・・Ｐ中領域、＠・・・記憶端子となる第１ポリシリ
コン電極、（ハ）・・・ポリシリコン間のキャパシタ絶
縁膜、（１００）・・・ソース・ドレインの拡散源とな
るポリシリコン層、（ユＯＸ）・・・絶縁膜である。 なお、図中同一符号は同一または相当部分を示すＯ
Claims (6)
- （１）１個のトランジスタと１個の容量で１メモリセル
を構成する半導体記憶装置において、半導体基板表面に
形成された溝の内部にて上記半導体基板とそれに対向し
て形成された第１の電極との間に第１の容量が、 さらに上記第１の電極とその上部に形成された第２の電
極との間に第２の容量が形成され、１メモリセルのメモ
リ容量が上記第１の容量と第２の容量の並列容量であり
、 記憶端子となる上記第１の電極がポリシリコン層からな
り、読み出し、書き込み用の上記トランジスタのソース
・ドレインが上記ポリシリコン層から不純物が導入され
て形成された不純物領域からなり、かつ上記トランジス
タのゲート電極の底部が、ソース・ドレイン電極を形成
するポリシリコン層によつて、その両端が規定されてい
ることを特徴とする１トランジスタ型ダイナミックメモ
リセル。 - （２）上記トランジスタのゲート電極が、ソース・ドレ
インとなるポリシリコン層上に乗り上げた構造になつて
いることを特徴とする特許請求の範囲第１項記載の１ト
ランジスタ型ダイナミックメモリセル。 - （３）上記トランジスタのソース・ドレイン電極を形成
するポリシリコン層とビット線を形成する配線とのコン
タクトが絶縁膜上に形成されることを特徴とする特許請
求の範囲第１項または第２項に記載の１トランジスタ型
ダイナミックメモリセル。 - （４）上記第１の容量を形成する半導体基板中の溝の表
面が該半導体基板と同じ導電型を有し、かつ上記読み出
し、書き込み用トランジスタの拡散領域と反対の導電型
を有することを特徴とする特許請求の範囲第１乃至３項
の何れかに記載の１トランジスタ型ダイナミツクメモリ
セル。 - （５）上記半導体基板中の溝の表面濃度が１０＾１＾８
／ｃｍ＾３以上であることを特徴とする特許請求の範囲
第１〜４項の何れかに記載の１トランジスタ型ダイナミ
ックメモリセル。 - （６）上記第１の電極パターン同志の間に厚い絶縁膜を
形成し、かつ上記絶縁膜下の基板濃度を高くしたメモリ
セル間分離領域を有することを特徴とする特許請求の範
囲第１ないし５項の何れかに記載の１トランジスタ型ダ
イナミックメモリセル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122024A JP2554332B2 (ja) | 1987-05-19 | 1987-05-19 | １トランジスタ型ダイナミツクメモリセル |
| US07/158,323 US4855953A (en) | 1987-02-25 | 1988-02-19 | Semiconductor memory device having stacked memory capacitors and method for manufacturing the same |
| US07/793,971 US5250458A (en) | 1987-02-25 | 1991-11-18 | Method for manufacturing semiconductor memory device having stacked memory capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122024A JP2554332B2 (ja) | 1987-05-19 | 1987-05-19 | １トランジスタ型ダイナミツクメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63287054A true JPS63287054A (ja) | 1988-11-24 |
| JP2554332B2 JP2554332B2 (ja) | 1996-11-13 |
Family
ID=14825699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62122024A Expired - Fee Related JP2554332B2 (ja) | 1987-02-25 | 1987-05-19 | １トランジスタ型ダイナミツクメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554332B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02188955A (ja) * | 1989-01-17 | 1990-07-25 | Sanyo Electric Co Ltd | 半導体記憶装置及びその製造方法 |
| US5275974A (en) * | 1992-07-30 | 1994-01-04 | Northern Telecom Limited | Method of forming electrodes for trench capacitors |
| WO2015060144A1 (ja) * | 2013-10-22 | 2015-04-30 | ソニー株式会社 | メモリセル構造、メモリ製造方法、メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS627153A (ja) * | 1985-07-03 | 1987-01-14 | Hitachi Ltd | 半導体メモリ |
-
1987
- 1987-05-19 JP JP62122024A patent/JP2554332B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS627153A (ja) * | 1985-07-03 | 1987-01-14 | Hitachi Ltd | 半導体メモリ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02188955A (ja) * | 1989-01-17 | 1990-07-25 | Sanyo Electric Co Ltd | 半導体記憶装置及びその製造方法 |
| US5275974A (en) * | 1992-07-30 | 1994-01-04 | Northern Telecom Limited | Method of forming electrodes for trench capacitors |
| WO2015060144A1 (ja) * | 2013-10-22 | 2015-04-30 | ソニー株式会社 | メモリセル構造、メモリ製造方法、メモリ装置 |
| US9595562B2 (en) | 2013-10-22 | 2017-03-14 | Sony Corporation | Memory cell structure, method of manufacturing a memory, and memory apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2554332B2 (ja) | 1996-11-13 |
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Legal Events
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