JPH08111419A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08111419A JPH08111419A JP24395694A JP24395694A JPH08111419A JP H08111419 A JPH08111419 A JP H08111419A JP 24395694 A JP24395694 A JP 24395694A JP 24395694 A JP24395694 A JP 24395694A JP H08111419 A JPH08111419 A JP H08111419A
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- wiring
- semiconductor device
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Abstract
(57)【要約】
【目的】 局所配線を形成するためのエッチング工程に
おいて、耐ローディング効果を向上させることにより、
配線のショートを防ぎ、歩留まりを向上させる。 【構成】 局所配線9となるチタン膜を堆積後、局所配
線9とスクライブライン領域10及びボンディングパッ
ド領域11上にダミーパターンが残存するレジストパタ
ーンを形成後、異方性ドライエッチングを施し、局所配
線9と同工程でダミーパターン12を形成する。 【効果】 局所配線を形成するためのエッチング時にダ
ミーパターンも形成することにより、エッチングで除去
する面積が減少し、耐ローディング効果が向上する。
おいて、耐ローディング効果を向上させることにより、
配線のショートを防ぎ、歩留まりを向上させる。 【構成】 局所配線9となるチタン膜を堆積後、局所配
線9とスクライブライン領域10及びボンディングパッ
ド領域11上にダミーパターンが残存するレジストパタ
ーンを形成後、異方性ドライエッチングを施し、局所配
線9と同工程でダミーパターン12を形成する。 【効果】 局所配線を形成するためのエッチング時にダ
ミーパターンも形成することにより、エッチングで除去
する面積が減少し、耐ローディング効果が向上する。
Description
【0001】
【産業上の利用分野】本発明は、局所配線を備えた半導
体装置及びその製造方法に関するものである。
体装置及びその製造方法に関するものである。
【0002】
【従来の技術】局所配線とは、第1導電型シリコン基板
領域とこの第1導電型シリコン基板とは異なる第2導電
型シリコン基板領域、又は第1導電型及び第2導電型シ
リコン基板領域とゲート電極を局所的にコンタクトを得
るための一方法である。このような局所配線を用いるこ
とは、例えばSRAMセルの面積減少、製造工程の短
縮、又はコンタクトの低抵抗化に有効であることが知ら
れている。
領域とこの第1導電型シリコン基板とは異なる第2導電
型シリコン基板領域、又は第1導電型及び第2導電型シ
リコン基板領域とゲート電極を局所的にコンタクトを得
るための一方法である。このような局所配線を用いるこ
とは、例えばSRAMセルの面積減少、製造工程の短
縮、又はコンタクトの低抵抗化に有効であることが知ら
れている。
【0003】以下、図7を用いて、局所配線を有する従
来の半導体装置の製造方法について説明する。図7は従
来の半導体装置の製造工程図であって、この図におい
て、1はP型半導体であるシリコン等からなる基板、2
はこの基板1上に形成されたP型ウェル、3はこのP型
ウェル2上に形成されたN型不純物拡散層、4は上記P
型ウェル2上に形成されたフィールド酸化膜である。
来の半導体装置の製造方法について説明する。図7は従
来の半導体装置の製造工程図であって、この図におい
て、1はP型半導体であるシリコン等からなる基板、2
はこの基板1上に形成されたP型ウェル、3はこのP型
ウェル2上に形成されたN型不純物拡散層、4は上記P
型ウェル2上に形成されたフィールド酸化膜である。
【0004】5は隣接した不純物拡散層3間に挟持され
た領域上に形成された厚さ約10nmのSiO2等の酸
化膜からなるゲート酸化膜、6aはこのゲート酸化膜5
上に形成された厚さ約300nmのポリシリコンからな
るゲート電極、6bは先端部(図示せず)がゲート電極
となるゲート電極配線、7はこのゲート電極6a及びゲ
ート電極配線6bの側壁に形成された厚さ約150nm
のTEOS酸化膜等の酸化膜からなる側壁酸化膜で、ゲ
ート電極6aと不純物拡散層3とを電気的に絶縁するた
めのものである。
た領域上に形成された厚さ約10nmのSiO2等の酸
化膜からなるゲート酸化膜、6aはこのゲート酸化膜5
上に形成された厚さ約300nmのポリシリコンからな
るゲート電極、6bは先端部(図示せず)がゲート電極
となるゲート電極配線、7はこのゲート電極6a及びゲ
ート電極配線6bの側壁に形成された厚さ約150nm
のTEOS酸化膜等の酸化膜からなる側壁酸化膜で、ゲ
ート電極6aと不純物拡散層3とを電気的に絶縁するた
めのものである。
【0005】また8はゲート電極6aとゲート電極配線
6b及び不純物拡散層3上に形成された導電層である厚
さ約65nmの高融点金属シリサイド膜からなるコバル
トシリサイド膜である。9はゲート電極配線6bと隣接
する不純物拡散層3をコバルトシリサイド膜8を介して
電気的に接続する局所配線で、厚さ約70nmの高融点
金属であるチタン膜からなり、このチタン膜は上記コバ
ルトシリサイド膜8に密着して積層されている。
6b及び不純物拡散層3上に形成された導電層である厚
さ約65nmの高融点金属シリサイド膜からなるコバル
トシリサイド膜である。9はゲート電極配線6bと隣接
する不純物拡散層3をコバルトシリサイド膜8を介して
電気的に接続する局所配線で、厚さ約70nmの高融点
金属であるチタン膜からなり、このチタン膜は上記コバ
ルトシリサイド膜8に密着して積層されている。
【0006】上述したような従来の半導体装置において
は、不純物拡散層3とゲート電極配線6bとを電気的に
接続するような局所配線9はコンタクトホールを形成す
ることなく、コバルトシリサイド膜8を介して直接接続
されることとなる。
は、不純物拡散層3とゲート電極配線6bとを電気的に
接続するような局所配線9はコンタクトホールを形成す
ることなく、コバルトシリサイド膜8を介して直接接続
されることとなる。
【0007】次に、このような半導体装置の製造方法に
ついて、図7に基づいて説明する。まず、イオン注入法
によりP型基板1にP型ウェル2を形成し、次に、フィ
ールド酸化膜4をLOCOS酸化(局所酸化法)により
形成後、ゲート酸化膜5となるSiO2膜及びゲート電
極6aとなるポリシリコン膜をCVD法にて順次堆積す
る。次に写真製版技術にて、ゲート電極6a及びゲート
電極配線6bとなるレジストパターンを形成後、異方性
ドライエッチングを行い、図7(a)に示されるような
ゲート電極6a及びゲート電極配線6bが形成される。
ついて、図7に基づいて説明する。まず、イオン注入法
によりP型基板1にP型ウェル2を形成し、次に、フィ
ールド酸化膜4をLOCOS酸化(局所酸化法)により
形成後、ゲート酸化膜5となるSiO2膜及びゲート電
極6aとなるポリシリコン膜をCVD法にて順次堆積す
る。次に写真製版技術にて、ゲート電極6a及びゲート
電極配線6bとなるレジストパターンを形成後、異方性
ドライエッチングを行い、図7(a)に示されるような
ゲート電極6a及びゲート電極配線6bが形成される。
【0008】次に、N型不純物拡散層3となる部分が開
口部となるレジストパターンを写真製版技術により形成
し、イオン注入法によってリンイオンを注入し、不純物
拡散層3を形成した後、図7(b)に示されるように、
基板1の全面にCVD法により側壁酸化膜7となるTE
OS酸化膜を堆積する。
口部となるレジストパターンを写真製版技術により形成
し、イオン注入法によってリンイオンを注入し、不純物
拡散層3を形成した後、図7(b)に示されるように、
基板1の全面にCVD法により側壁酸化膜7となるTE
OS酸化膜を堆積する。
【0009】次に、異方性ドライエッチングを行うと、
ゲート電極6a及びゲート電極配線6bの側壁にTEO
S酸化膜が残存し、側壁酸化膜7が形成される。次に、
再びN型不純物拡散層3となる部分が開口部となるレジ
ストパターンを写真製版技術により形成し、イオン注入
法によってヒ素イオンを高濃度で注入する。次に、アニ
ールを例えば、850℃80分行う。次に、コバルト膜
をスパッタ法にて基板1の全面に堆積し、熱処理を施す
ことによって、不純物拡散層3及びゲート電極6a及び
ゲート電極配線6bを構成するポリシリコンと反応し
て、シリサイド反応が生じ、図7(c)に示されるよう
にゲート電極6a及びゲート電極配線6b及び不純物拡
散層3上にコバルトシリサイド膜8が形成される。
ゲート電極6a及びゲート電極配線6bの側壁にTEO
S酸化膜が残存し、側壁酸化膜7が形成される。次に、
再びN型不純物拡散層3となる部分が開口部となるレジ
ストパターンを写真製版技術により形成し、イオン注入
法によってヒ素イオンを高濃度で注入する。次に、アニ
ールを例えば、850℃80分行う。次に、コバルト膜
をスパッタ法にて基板1の全面に堆積し、熱処理を施す
ことによって、不純物拡散層3及びゲート電極6a及び
ゲート電極配線6bを構成するポリシリコンと反応し
て、シリサイド反応が生じ、図7(c)に示されるよう
にゲート電極6a及びゲート電極配線6b及び不純物拡
散層3上にコバルトシリサイド膜8が形成される。
【0010】次に、図7(d)に示されるように、基板
1の全面にチタン膜を堆積した後、写真製版技術により
局所配線9の部分が覆われるレジストパターンを形成し
た後、チタン膜をエッチングすると、図7(e)に示さ
れるような局所配線9が完成する。
1の全面にチタン膜を堆積した後、写真製版技術により
局所配線9の部分が覆われるレジストパターンを形成し
た後、チタン膜をエッチングすると、図7(e)に示さ
れるような局所配線9が完成する。
【0011】
【発明が解決しようとする課題】しかしながら、上述し
たような局所配線9は、一般にSRAM部のみに用いら
れるために、局所配線9のエッチング時において、エッ
チングで除去する面積が非常に大きくなる。例えば、あ
るマイクロプロセッサーにおいてはチップ面積に対して
エッチングで除去する面積が約99%となる。従って、
局所配線エッチング時においては、基板1内のエッチン
グ面積が大きな領域ではエッチングにおける反応生成物
の濃度が濃くなり、この反応生成物が基板1に再付着
し、局所的にエッチング速度が小さくなるというローデ
ィング効果が生じる。その結果、基板1上にエッチング
の残渣が生じ、配線がショートし、歩留まりが低下する
という課題があった。
たような局所配線9は、一般にSRAM部のみに用いら
れるために、局所配線9のエッチング時において、エッ
チングで除去する面積が非常に大きくなる。例えば、あ
るマイクロプロセッサーにおいてはチップ面積に対して
エッチングで除去する面積が約99%となる。従って、
局所配線エッチング時においては、基板1内のエッチン
グ面積が大きな領域ではエッチングにおける反応生成物
の濃度が濃くなり、この反応生成物が基板1に再付着
し、局所的にエッチング速度が小さくなるというローデ
ィング効果が生じる。その結果、基板1上にエッチング
の残渣が生じ、配線がショートし、歩留まりが低下する
という課題があった。
【0012】本発明は係る課題を解決するためなされた
もので局所配線のエッチング工程において耐ローディン
グ効果を向上させることにより、配線のショートを防
ぎ、歩留まりを向上させることのできる半導体装置を得
るとともにさらに、その製造方法を提供する。
もので局所配線のエッチング工程において耐ローディン
グ効果を向上させることにより、配線のショートを防
ぎ、歩留まりを向上させることのできる半導体装置を得
るとともにさらに、その製造方法を提供する。
【0013】
【課題を解決するための手段】本発明の請求項1記載の
半導体装置においては、導電層間を電気的に接続し、こ
れらの導電層と密着して積層された導電膜からなる局所
配線、この局所配線と同時に形成され、上記導電膜から
なるダミーパターンを備えたものである。
半導体装置においては、導電層間を電気的に接続し、こ
れらの導電層と密着して積層された導電膜からなる局所
配線、この局所配線と同時に形成され、上記導電膜から
なるダミーパターンを備えたものである。
【0014】さらに、本発明の請求項2記載の半導体装
置においては、ダミーパターンがボンディングパッド領
域上又はスクライブライン領域上に形成されたことを特
徴とするものである。
置においては、ダミーパターンがボンディングパッド領
域上又はスクライブライン領域上に形成されたことを特
徴とするものである。
【0015】さらに、本発明の請求項3記載の半導体装
置においては、ダミーパターンが配線上に密着して形成
されたことを特徴とするものである。
置においては、ダミーパターンが配線上に密着して形成
されたことを特徴とするものである。
【0016】さらに、本発明の請求項4記載の半導体装
置においては、ダミーパターンが導電層上に密着して形
成され、上記ダミーパターン上に形成されたコンタクト
ホールを有する絶縁層と、この絶縁層上に形成され、上
記コンタクトホールをへて上記ダミーパターンを介して
上記導電層と電気的に接続される配線とを備えたことを
特徴とするものである。
置においては、ダミーパターンが導電層上に密着して形
成され、上記ダミーパターン上に形成されたコンタクト
ホールを有する絶縁層と、この絶縁層上に形成され、上
記コンタクトホールをへて上記ダミーパターンを介して
上記導電層と電気的に接続される配線とを備えたことを
特徴とするものである。
【0017】さらに、本発明の請求項5記載の半導体装
置においては、リング状に形成された導電層と、この導
電層に密着して形成されたダミーパターンと、このダミ
ーパターン上に形成されたコンタクトホールを有する絶
縁層と、この絶縁層上に形成され、上記コンタクトホー
ルをへて上記ダミーパターンを介して上記導電層と電気
的に接続される配線とを有し、このリングの内部と外部
とを電気的に分離するためのガードリング部を備えたも
のである。
置においては、リング状に形成された導電層と、この導
電層に密着して形成されたダミーパターンと、このダミ
ーパターン上に形成されたコンタクトホールを有する絶
縁層と、この絶縁層上に形成され、上記コンタクトホー
ルをへて上記ダミーパターンを介して上記導電層と電気
的に接続される配線とを有し、このリングの内部と外部
とを電気的に分離するためのガードリング部を備えたも
のである。
【0018】また、本発明の請求項6記載の半導体装置
の製造方法においては、複数の導電層を形成する工程
と、これらの導電層上に密着して導電膜を堆積し、この
導電膜を上記導電層間を電気的に接続する局所配線と、
ダミーパターンとが同時に残存するように上記導電膜を
エッチングする工程とを備えたものである。
の製造方法においては、複数の導電層を形成する工程
と、これらの導電層上に密着して導電膜を堆積し、この
導電膜を上記導電層間を電気的に接続する局所配線と、
ダミーパターンとが同時に残存するように上記導電膜を
エッチングする工程とを備えたものである。
【0019】
【作用】本発明の請求項1記載の半導体装置において
は、局所配線の形成時に、ダミーパターンも同時に形成
されるのでエッチングで除去する面積が減少し、エッチ
ング時の再付着を抑制し、耐ローディング効果が向上す
る。
は、局所配線の形成時に、ダミーパターンも同時に形成
されるのでエッチングで除去する面積が減少し、エッチ
ング時の再付着を抑制し、耐ローディング効果が向上す
る。
【0020】さらに、請求項2記載の半導体装置におい
ては、他のパターンに比べてパターン面積の大きなボン
ディング領域上、スクライブライン領域上にダミーパタ
ーンを形成することにより、エッチングで除去する面積
を効果的に減少させるとともに、ボンディングパッド及
びスクライブラインは基板全面に渡って配置されるの
で、基板内においてエッチングで除去する面積の大きな
領域ができることを防ぐため、さらに耐ローディング効
果を向上させることができる。
ては、他のパターンに比べてパターン面積の大きなボン
ディング領域上、スクライブライン領域上にダミーパタ
ーンを形成することにより、エッチングで除去する面積
を効果的に減少させるとともに、ボンディングパッド及
びスクライブラインは基板全面に渡って配置されるの
で、基板内においてエッチングで除去する面積の大きな
領域ができることを防ぐため、さらに耐ローディング効
果を向上させることができる。
【0021】さらに、請求項3記載の半導体装置におい
ては、配線上に密着してダミーパターンを形成すること
により耐ローディング効果を向上させるとともに、配線
とダミーパターンとが電気的に並列に接続されるため
に、配線の低抵抗化を図ることができる。
ては、配線上に密着してダミーパターンを形成すること
により耐ローディング効果を向上させるとともに、配線
とダミーパターンとが電気的に並列に接続されるため
に、配線の低抵抗化を図ることができる。
【0022】さらに、請求項4記載の半導体装置におい
ては、絶縁層のコンタクトホール下の導電層上にダミー
パターンを密着して形成することにより、耐ローディン
グ効果を向上させることができるとともに、ダミーパタ
ーンが絶縁層のコンタクトホール形成時行われるオーバ
ーエッチングのマージンとなり、オーバーエッチングに
よる導電層の突き抜け現象を抑える。
ては、絶縁層のコンタクトホール下の導電層上にダミー
パターンを密着して形成することにより、耐ローディン
グ効果を向上させることができるとともに、ダミーパタ
ーンが絶縁層のコンタクトホール形成時行われるオーバ
ーエッチングのマージンとなり、オーバーエッチングに
よる導電層の突き抜け現象を抑える。
【0023】さらに、請求項5記載の半導体装置におい
ては、ガードリング部を構成するリング状の導電層上に
ダミーパターンを密着して形成することにより、耐ロー
ディング効果を向上させることができるとともに、導電
層上に導電膜からなるダミーパターンを形成することに
よって、ガードリング部に占める導電体の割合が増加
し、かつ導電体の抵抗値が下がるので、ガードリング部
のシールド効果が向上する。
ては、ガードリング部を構成するリング状の導電層上に
ダミーパターンを密着して形成することにより、耐ロー
ディング効果を向上させることができるとともに、導電
層上に導電膜からなるダミーパターンを形成することに
よって、ガードリング部に占める導電体の割合が増加
し、かつ導電体の抵抗値が下がるので、ガードリング部
のシールド効果が向上する。
【0024】また、請求項6記載の半導体装置の製造方
法においては、局所配線の形成時に、同時にダミーパタ
ーンを形成するのでエッチングで除去する面積が減少す
るため、耐ローディング効果が向上する。
法においては、局所配線の形成時に、同時にダミーパタ
ーンを形成するのでエッチングで除去する面積が減少す
るため、耐ローディング効果が向上する。
【0025】
実施例1.以下、本発明の実施例1の半導体装置につい
て図1に基づいて説明する。図1はこの半導体装置の一
部平面図であって、図において、従来例と同一符号は同
一のものを示す。また、10はスクライブラインとなる
スクライブライン領域、11はボンディングパッドが形
成されるボンディングパッド領域、12はこのボンディ
ングパッド領域11及びスクライブライン領域10上に
局所配線9の形成工程中に同時に形成されたダミーパタ
ーンである。
て図1に基づいて説明する。図1はこの半導体装置の一
部平面図であって、図において、従来例と同一符号は同
一のものを示す。また、10はスクライブラインとなる
スクライブライン領域、11はボンディングパッドが形
成されるボンディングパッド領域、12はこのボンディ
ングパッド領域11及びスクライブライン領域10上に
局所配線9の形成工程中に同時に形成されたダミーパタ
ーンである。
【0026】このように構成された半導体装置の製造方
法について、以下説明する。この半導体装置の製造工程
については、従来のものと全く同じであって、局所配線
9形成工程のチタン膜のエッチング工程に用いられる写
真製版用マスクを変更するだけでダミーパターン12が
形成できる。つまり、写真製版用マスクをボンディング
パッド領域11及びスクライブライン領域10上にもレ
ジストパターンが残るマスクに変更し、このマスクを用
いて、レジストパターンを形成した後異方性ドライエッ
チングを施した後、レジストを除去することによって、
ダミーパターン12は局所配線9と同時に形成できる。
法について、以下説明する。この半導体装置の製造工程
については、従来のものと全く同じであって、局所配線
9形成工程のチタン膜のエッチング工程に用いられる写
真製版用マスクを変更するだけでダミーパターン12が
形成できる。つまり、写真製版用マスクをボンディング
パッド領域11及びスクライブライン領域10上にもレ
ジストパターンが残るマスクに変更し、このマスクを用
いて、レジストパターンを形成した後異方性ドライエッ
チングを施した後、レジストを除去することによって、
ダミーパターン12は局所配線9と同時に形成できる。
【0027】このように局所配線9を形成するための異
方性ドライエッチング時に、スクライブライン領域10
上及びボンディングパッド領域11上にダミーパターン
12を残すことにより、スクライブライン領域10及び
ボンディングパッド領域11は基板1の全面に拡がって
いるため、エッチングが局所的になることを防ぎ、さら
にボンディングパッド領域11及びスクライブライン領
域10上のダミーパターン12は、局所配線9に比べて
面積が非常に大きいので、エッチングで除去する面積が
減少し、エッチング時の膜残渣の発生を抑制し、耐ロー
ディング効果を向上させることができる。従って、残渣
の発生による配線のショートが抑えられ、半導体装置の
歩留まりが向上する。
方性ドライエッチング時に、スクライブライン領域10
上及びボンディングパッド領域11上にダミーパターン
12を残すことにより、スクライブライン領域10及び
ボンディングパッド領域11は基板1の全面に拡がって
いるため、エッチングが局所的になることを防ぎ、さら
にボンディングパッド領域11及びスクライブライン領
域10上のダミーパターン12は、局所配線9に比べて
面積が非常に大きいので、エッチングで除去する面積が
減少し、エッチング時の膜残渣の発生を抑制し、耐ロー
ディング効果を向上させることができる。従って、残渣
の発生による配線のショートが抑えられ、半導体装置の
歩留まりが向上する。
【0028】例えばあるマイクロプロセッサーにおいて
はエッチングで除去する面積がチップ面積に対して約9
9%であったものが、ダミーパターン12を用いること
で約80%に減少できる。また、ダミーパターン12下
の膜は、導電膜であっても絶縁膜であっても何ら問題が
生じることはない。
はエッチングで除去する面積がチップ面積に対して約9
9%であったものが、ダミーパターン12を用いること
で約80%に減少できる。また、ダミーパターン12下
の膜は、導電膜であっても絶縁膜であっても何ら問題が
生じることはない。
【0029】さらに、この実施例においては、写真製版
用のマスクを変更するだけで、耐ローディング効果の向
上が図られるので、製造工程数を増やすこともないので
製造コストを上昇させることなく半導体装置の歩留まり
が向上できる。
用のマスクを変更するだけで、耐ローディング効果の向
上が図られるので、製造工程数を増やすこともないので
製造コストを上昇させることなく半導体装置の歩留まり
が向上できる。
【0030】実施例2.次に、本発明の実施例2を図2
に基づいて説明する。図2は本発明の実施例2を示す半
導体装置におけるインバータ回路の一部上面図である。
図において、13は基板1に形成された活性領域、14
はこの活性領域13を電気的に接続する導電体であるア
ルミニウムからなるアルミ配線、15はこのアルミ配線
14と活性領域13を接続するため、層間酸化膜(図示
せず)に形成されたコンタクトホールである。
に基づいて説明する。図2は本発明の実施例2を示す半
導体装置におけるインバータ回路の一部上面図である。
図において、13は基板1に形成された活性領域、14
はこの活性領域13を電気的に接続する導電体であるア
ルミニウムからなるアルミ配線、15はこのアルミ配線
14と活性領域13を接続するため、層間酸化膜(図示
せず)に形成されたコンタクトホールである。
【0031】また、この実施例の半導体装置におけるS
RAM部においても、局所配線が形成されており、ボン
ディングパッド領域11及びスクライブライン領域10
上にはダミーパターン12が形成されている。さらに、
インバータ回路部においては、ゲート電極配線6b上に
も、局所配線9の形成時にダミーパターン12が形成さ
れている。
RAM部においても、局所配線が形成されており、ボン
ディングパッド領域11及びスクライブライン領域10
上にはダミーパターン12が形成されている。さらに、
インバータ回路部においては、ゲート電極配線6b上に
も、局所配線9の形成時にダミーパターン12が形成さ
れている。
【0032】このように、ゲート電極配線6b上にもダ
ミーパターン12を形成することによって、エッチング
で除去する面積が実施例1と比べてさらに小さくなりさ
らに、耐ローディング効果を向上させることができる。
ミーパターン12を形成することによって、エッチング
で除去する面積が実施例1と比べてさらに小さくなりさ
らに、耐ローディング効果を向上させることができる。
【0033】さらに、ゲート電極配線6b上にダミーパ
ターン12を密着して形成することにより、このダミー
パターン12とゲート電極配線6bとが電気的に並列に
接続されるため、ゲート電極配線6bの低抵抗化を図る
ことができ、製造コストを上げることなく、半導体装置
の性能を向上させることができる。
ターン12を密着して形成することにより、このダミー
パターン12とゲート電極配線6bとが電気的に並列に
接続されるため、ゲート電極配線6bの低抵抗化を図る
ことができ、製造コストを上げることなく、半導体装置
の性能を向上させることができる。
【0034】また、この実施例ではインバータ回路部を
用いて説明したが、これに限ることなく、ゲート電極配
線6b上にダミーパターンを形成すると上述した効果が
得られることは言うまでもない。
用いて説明したが、これに限ることなく、ゲート電極配
線6b上にダミーパターンを形成すると上述した効果が
得られることは言うまでもない。
【0035】さらに、ゲート電極配線6bに限ることな
く、ダミーパターン12が密着して形成できる配線であ
れば、同様の効果が得られる。
く、ダミーパターン12が密着して形成できる配線であ
れば、同様の効果が得られる。
【0036】実施例3.図3は本発明の実施例3の半導
体装置を示す一部断面図であって、この図において、1
6は導電層であるコバルトシリサイド膜8上に形成され
た層間絶縁層、17はこの層間絶縁層16に形成された
コンタクトホール、18は層間絶縁層16上に形成され
このコンタクトホール17を介してコバルトシリサイド
膜8と電気的に接続される配線である。
体装置を示す一部断面図であって、この図において、1
6は導電層であるコバルトシリサイド膜8上に形成され
た層間絶縁層、17はこの層間絶縁層16に形成された
コンタクトホール、18は層間絶縁層16上に形成され
このコンタクトホール17を介してコバルトシリサイド
膜8と電気的に接続される配線である。
【0037】この実施例の半導体装置においても、実施
例1で示したように、SRAM部には局所配線9が形成
されており、この局所配線9の形成時に同時にダミーパ
ターン12がボンディングパッド領域上及びスクライブ
ライン領域上に形成されている。さらに、この実施例で
は、コバルトシリサイド膜8上に形成された層間絶縁層
16のコンタクトホール17領域下のコバルトシリサイ
ド膜8上にもダミーパターンを形成したものである。
例1で示したように、SRAM部には局所配線9が形成
されており、この局所配線9の形成時に同時にダミーパ
ターン12がボンディングパッド領域上及びスクライブ
ライン領域上に形成されている。さらに、この実施例で
は、コバルトシリサイド膜8上に形成された層間絶縁層
16のコンタクトホール17領域下のコバルトシリサイ
ド膜8上にもダミーパターンを形成したものである。
【0038】一般に、コンタクトホール17形成時に
は、基板1上の段差による層間絶縁層16の膜厚が異な
るためにオーバーエッチングが行われることとなるの
で、層間絶縁層16の薄い部分ではエッチング時にコバ
ルトシリサイド膜8を突き抜け、コンタクト抵抗が増加
することがあったが、この実施例においては、局所配線
9形成時にコンタクトホール17形成領域下のコバルト
シリサイド膜8上にダミーパターン12を形成すること
によって、オーバーエッチングをこのダミーパターン1
2によって吸収し、コバルトシリサイド膜8の突き抜け
現象を防ぎ、コンタクト抵抗の増加を抑制する。
は、基板1上の段差による層間絶縁層16の膜厚が異な
るためにオーバーエッチングが行われることとなるの
で、層間絶縁層16の薄い部分ではエッチング時にコバ
ルトシリサイド膜8を突き抜け、コンタクト抵抗が増加
することがあったが、この実施例においては、局所配線
9形成時にコンタクトホール17形成領域下のコバルト
シリサイド膜8上にダミーパターン12を形成すること
によって、オーバーエッチングをこのダミーパターン1
2によって吸収し、コバルトシリサイド膜8の突き抜け
現象を防ぎ、コンタクト抵抗の増加を抑制する。
【0039】また、コンタクトホール形成時において、
コバルトシリサイド膜8上にダミーパターン12が残
り、配線18とダミーパターン12が接続されることと
なってもダミーパターン12を形成するチタン膜の抵抗
は小さいので接触抵抗には何ら問題は生じない。
コバルトシリサイド膜8上にダミーパターン12が残
り、配線18とダミーパターン12が接続されることと
なってもダミーパターン12を形成するチタン膜の抵抗
は小さいので接触抵抗には何ら問題は生じない。
【0040】また、このように、層間絶縁層16のコン
タクトホール17領域下のコバルトシリサイド膜8上に
もダミーパターン12を局所配線9形成時に同時に形成
することにより、エッチングで除去する面積は減少し、
耐ローディング効果も向上することは言うまでもない。
タクトホール17領域下のコバルトシリサイド膜8上に
もダミーパターン12を局所配線9形成時に同時に形成
することにより、エッチングで除去する面積は減少し、
耐ローディング効果も向上することは言うまでもない。
【0041】実施例4.図4は本発明の実施例4の半導
体装置におけるアナログ/ディジタル変換器の一部を示
す上面図で、図5は図4におけるI−I線の断面図、図
6は図4におけるII−II線の断面図である。これら
の図4〜図6に基づいて、実施例4の半導体装置につい
て説明する。
体装置におけるアナログ/ディジタル変換器の一部を示
す上面図で、図5は図4におけるI−I線の断面図、図
6は図4におけるII−II線の断面図である。これら
の図4〜図6に基づいて、実施例4の半導体装置につい
て説明する。
【0042】この実施例においては、リング状に形成さ
れた導電層からなるゲート電極配線6bと、このゲート
電極配線6b上に密着して局所配線9形成時に同時に形
成されたダミーパターン12と、このダミーパターン1
2上に形成された層間絶縁層16上に形成され、この層
間絶縁層16のコンタクトホール17を介してダミーパ
ターン12に電気的に接続される配線18とによってガ
ードリング部19が形成されている。
れた導電層からなるゲート電極配線6bと、このゲート
電極配線6b上に密着して局所配線9形成時に同時に形
成されたダミーパターン12と、このダミーパターン1
2上に形成された層間絶縁層16上に形成され、この層
間絶縁層16のコンタクトホール17を介してダミーパ
ターン12に電気的に接続される配線18とによってガ
ードリング部19が形成されている。
【0043】また、このガードリング部19の内部がア
ナログ容量部20で外部がデジタル部21であって、ア
ナログ容量部20とデジタル部21とは電気的に分離す
る必要があるため、このガードリング部19を用いて、
アナログ容量部20のシールドが行われる。つまり、ガ
ードリング部19に一定電圧である電源電圧、又はグラ
ンド電圧を印加することによって、アナログ容量部20
とデジタル部21とが電気的に分離されている。しかし
ながら、ガードリング部19は、配線18が埋め込まれ
るコンタクトホール17−コンタクトホール17間に層
間絶縁層16が存在するため完全なシールドとはなって
いない。
ナログ容量部20で外部がデジタル部21であって、ア
ナログ容量部20とデジタル部21とは電気的に分離す
る必要があるため、このガードリング部19を用いて、
アナログ容量部20のシールドが行われる。つまり、ガ
ードリング部19に一定電圧である電源電圧、又はグラ
ンド電圧を印加することによって、アナログ容量部20
とデジタル部21とが電気的に分離されている。しかし
ながら、ガードリング部19は、配線18が埋め込まれ
るコンタクトホール17−コンタクトホール17間に層
間絶縁層16が存在するため完全なシールドとはなって
いない。
【0044】上述したように、ガードリング部19を構
成するゲート電極配線6b上に密着してダミーパターン
12を形成することによって、ガードリング部19に占
める導電体の割合が増加し、コンタクトホール17とコ
ンタクトホール17間の絶縁体のガードリング部19に
占める割合が減少する。また、導電体部の低抵抗化が図
れるので、シールド効果が高められることとなる。
成するゲート電極配線6b上に密着してダミーパターン
12を形成することによって、ガードリング部19に占
める導電体の割合が増加し、コンタクトホール17とコ
ンタクトホール17間の絶縁体のガードリング部19に
占める割合が減少する。また、導電体部の低抵抗化が図
れるので、シールド効果が高められることとなる。
【0045】また、この実施例においても、ガードリン
グ部19を構成するリング状のゲート電極配線6b上に
ダミーパターン12を形成することによって局所配線9
にエッチングする工程において、エッチングで除去する
面積が減少し、耐ローディング効果は向上する。
グ部19を構成するリング状のゲート電極配線6b上に
ダミーパターン12を形成することによって局所配線9
にエッチングする工程において、エッチングで除去する
面積が減少し、耐ローディング効果は向上する。
【0046】
【発明の効果】本発明の請求項1記載の半導体装置にお
いては、局所配線と同時にダミーパターンを形成するの
で、局所配線のためのエッチング時に耐ローディング効
果が向上し、基板上の残渣の発生を抑えるため、配線の
ショートがなくなり、歩留まりが向上するという効果を
有する。
いては、局所配線と同時にダミーパターンを形成するの
で、局所配線のためのエッチング時に耐ローディング効
果が向上し、基板上の残渣の発生を抑えるため、配線の
ショートがなくなり、歩留まりが向上するという効果を
有する。
【0047】また、請求項2記載の半導体装置において
は、局所配線と同時に形成されるダミーパターンをボン
ディングパッド領域上又はスクライブライン領域上に形
成することによって、ボンディングパッド及びスクライ
ブラインが他のパターンに比較して大面積でかつ、基板
全面に配置されるため、効果的にエッチングで除去する
面積が減少でき、さらに耐ローディング効果が向上し、
歩留まりが向上するという効果を有する。
は、局所配線と同時に形成されるダミーパターンをボン
ディングパッド領域上又はスクライブライン領域上に形
成することによって、ボンディングパッド及びスクライ
ブラインが他のパターンに比較して大面積でかつ、基板
全面に配置されるため、効果的にエッチングで除去する
面積が減少でき、さらに耐ローディング効果が向上し、
歩留まりが向上するという効果を有する。
【0048】さらに、請求項3記載の半導体装置におい
ては、ダミーパターンを配線に密着して形成することに
よって、配線とダミーパターンが電気的に並列に接続さ
れるために、製造工程を増加させることなく配線の低抵
抗化を図ることができるという効果を有する。
ては、ダミーパターンを配線に密着して形成することに
よって、配線とダミーパターンが電気的に並列に接続さ
れるために、製造工程を増加させることなく配線の低抵
抗化を図ることができるという効果を有する。
【0049】また、請求項4記載の半導体装置において
は、ダミーパターン上に絶縁層のコンタクトホールを形
成することによって、コンタクトホール形成のためのエ
ッチング時におけるオーバーエッチングによる導電層の
突き抜け現象を防ぐことができるという効果を有する。
は、ダミーパターン上に絶縁層のコンタクトホールを形
成することによって、コンタクトホール形成のためのエ
ッチング時におけるオーバーエッチングによる導電層の
突き抜け現象を防ぐことができるという効果を有する。
【0050】さらに、請求項5記載の半導体装置におい
ては、ガードリング部を構成するリング状の導電層上に
ダミーパターンを密着して形成することによって、ガー
ドリング部に占める絶縁体の割合を低下させることがで
きるので、ガードリング部のシールド効果が向上し、半
導体装置の性能をアップすることができるという効果を
有する。
ては、ガードリング部を構成するリング状の導電層上に
ダミーパターンを密着して形成することによって、ガー
ドリング部に占める絶縁体の割合を低下させることがで
きるので、ガードリング部のシールド効果が向上し、半
導体装置の性能をアップすることができるという効果を
有する。
【0051】また、請求項6記載の半導体装置の製造方
法においては、局所配線の形成時に、同時にダミーパタ
ーンを形成することによって、エッチングで除去する面
積が減少し、耐ローディング効果が向上するので製造工
程数を増やすことなく、歩留まりを向上させることがで
きるという効果を有する。
法においては、局所配線の形成時に、同時にダミーパタ
ーンを形成することによって、エッチングで除去する面
積が減少し、耐ローディング効果が向上するので製造工
程数を増やすことなく、歩留まりを向上させることがで
きるという効果を有する。
【図1】 本発明の実施例1である半導体装置を示す一
部上面図である。
部上面図である。
【図2】 本発明の実施例2である半導体装置を示す一
部上面図である。
部上面図である。
【図3】 本発明の実施例3である半導体装置を示す一
部断面図である。
部断面図である。
【図4】 本発明の実施例4である半導体装置を示す一
部上面図である。
部上面図である。
【図5】 図4のI−I線における断面図である。
【図6】 図4のII−II線における断面図である。
【図7】 従来の半導体装置の製造方法を示す断面工程
図である。
図である。
【符号の説明】 6b ゲート電極配線、8 コバルトシリサイド膜、9
局所配線、10 スクライブライン領域、11 ボン
ディングパッド領域、12 ダミーパターン、16 層
間絶縁層、17 コンタクトホール、18 アルミ配
線、19 ガードリング部。
局所配線、10 スクライブライン領域、11 ボン
ディングパッド領域、12 ダミーパターン、16 層
間絶縁層、17 コンタクトホール、18 アルミ配
線、19 ガードリング部。
Claims (6)
- 【請求項1】 導電層間を電気的に接続し、これらの導
電層と密着して積層された導電膜からなる局所配線、こ
の局所配線と同時に形成され、上記導電膜からなるダミ
ーパターンを備えた半導体装置。 - 【請求項2】 ダミーパターンがボンディングパッド領
域上又はスクライブライン領域上に形成されたことを特
徴とする請求項1記載の半導体装置。 - 【請求項3】 ダミーパターンが配線上に密着して形成
されたことを特徴とする請求項1又は2記載の半導体装
置。 - 【請求項4】 ダミーパターンが導電層上に密着して形
成され、上記ダミーパターン上に形成されたコンタクト
ホールを有する絶縁層と、この絶縁層上に形成され、上
記コンタクトホールをへて上記ダミーパターンを介して
上記導電層と電気的に接続される配線とを備えたことを
特徴とする請求項1〜3のいずれかに記載の半導体装
置。 - 【請求項5】 リング状に形成された導電層と、この導
電層に密着して形成されたダミーパターンと、このダミ
ーパターン上に形成されたコンタクトホールを有する絶
縁層と、この絶縁層上に形成され、上記コンタクトホー
ルをへて上記ダミーパターンを介して上記導電層と電気
的に接続される配線とを有し、このリングの内部と外部
とを電気的に分離するためのガードリング部を備えた請
求項1〜4のいずれかに記載の半導体装置。 - 【請求項6】 複数の導電層を形成する工程と、これら
の導電層上に密着して導電膜を堆積し、この導電膜を上
記導電層間を電気的に接続する局所配線と、ダミーパタ
ーンとが同時に残存するように上記導電膜をエッチング
する工程とを備えた半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24395694A JPH08111419A (ja) | 1994-10-07 | 1994-10-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24395694A JPH08111419A (ja) | 1994-10-07 | 1994-10-07 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08111419A true JPH08111419A (ja) | 1996-04-30 |
Family
ID=17111545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24395694A Pending JPH08111419A (ja) | 1994-10-07 | 1994-10-07 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08111419A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6555922B1 (en) | 1999-03-18 | 2003-04-29 | Fujitsu Limited | IC bonding pad combined with mark or monitor |
US7567484B2 (en) | 2006-04-28 | 2009-07-28 | Kawasaki Microelectronics, Inc. | Method of preventing dielectric breakdown of semiconductor device and semiconductor device preventing dielectric breakdown |
JP2011035413A (ja) * | 1997-03-31 | 2011-02-17 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1994
- 1994-10-07 JP JP24395694A patent/JPH08111419A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011035413A (ja) * | 1997-03-31 | 2011-02-17 | Renesas Electronics Corp | 半導体集積回路装置 |
US6555922B1 (en) | 1999-03-18 | 2003-04-29 | Fujitsu Limited | IC bonding pad combined with mark or monitor |
US7567484B2 (en) | 2006-04-28 | 2009-07-28 | Kawasaki Microelectronics, Inc. | Method of preventing dielectric breakdown of semiconductor device and semiconductor device preventing dielectric breakdown |
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