JPH04157379A - 遅延測定方式 - Google Patents
遅延測定方式Info
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- JPH04157379A JPH04157379A JP2282621A JP28262190A JPH04157379A JP H04157379 A JPH04157379 A JP H04157379A JP 2282621 A JP2282621 A JP 2282621A JP 28262190 A JP28262190 A JP 28262190A JP H04157379 A JPH04157379 A JP H04157379A
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- 238000000034 method Methods 0.000 claims abstract description 8
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- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 6
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
発−周波数によりて被測定回路の位相遅れを求めるクロ
ック調整方式に関し、 安価な装置で被測定回路やICのディレィを作成するク
ロック調整方式を提供することを目的とし、 被測定回路の出力が入力に接続され、該被測定回路の入
力が出力に接続されるクロック位相調整回路において、
前記入力と出力とを少なくとも1個のゲート回路を介し
て接続し、前記ゲート回路をオンとした際に生ずる発振
によって被測定回路のディレィを測定するように構成す
る。
ック調整方式に関し、 安価な装置で被測定回路やICのディレィを作成するク
ロック調整方式を提供することを目的とし、 被測定回路の出力が入力に接続され、該被測定回路の入
力が出力に接続されるクロック位相調整回路において、
前記入力と出力とを少なくとも1個のゲート回路を介し
て接続し、前記ゲート回路をオンとした際に生ずる発振
によって被測定回路のディレィを測定するように構成す
る。
本発明はLSIやプリント基板等のクロック調整回路に
係り、さらに詳しくは発振周波数によって被測定回路の
位相遅れを求めるクロック調整方式に関する。
係り、さらに詳しくは発振周波数によって被測定回路の
位相遅れを求めるクロック調整方式に関する。
集積回路やプリント基板等によって作成された回路の入
力パルスに対する遅れを観測するためには、パルスジェ
ネレータとオシロスコープを必要とした。第10図は従
来の測定方式の構成図である。パルスジェネレータ5か
らパルスを発生し被測定回路6に加える。そして被測定
回路によって発生した信号に対する出力をオシロスコー
プ7に加えパルスジェネレータ5からの位相遅れをこの
オシロスコープで測定している。
力パルスに対する遅れを観測するためには、パルスジェ
ネレータとオシロスコープを必要とした。第10図は従
来の測定方式の構成図である。パルスジェネレータ5か
らパルスを発生し被測定回路6に加える。そして被測定
回路によって発生した信号に対する出力をオシロスコー
プ7に加えパルスジェネレータ5からの位相遅れをこの
オシロスコープで測定している。
オシロスコープは時間軸でパルスジェネレータの波形と
被測定回路の出力の波形を観測でき、被測定回路6より
出力されるパルスがどれだけの時間遅れているかを直読
することができる。
被測定回路の出力の波形を観測でき、被測定回路6より
出力されるパルスがどれだけの時間遅れているかを直読
することができる。
前述した従来の方式は、オシロスコープによって2個の
パルスの時間差を時間軸で直接観測することができ直読
できるという特徴を有する。しかしながら、オシロスコ
ープの読み取り誤差で精度が上がらず、また精度を上げ
るために高性能のオシロスコープやパルスジェネレータ
を必要とし、測定システムは高価なものとなってしまっ
ていた。
パルスの時間差を時間軸で直接観測することができ直読
できるという特徴を有する。しかしながら、オシロスコ
ープの読み取り誤差で精度が上がらず、また精度を上げ
るために高性能のオシロスコープやパルスジェネレータ
を必要とし、測定システムは高価なものとなってしまっ
ていた。
また、精度を維持するためにそれぞれの装置の保守も大
変なものであった。
変なものであった。
本発明は、安価な装置で被測定回路やICのディレィを
作成するクロック調整方式を提供することを目的とする
。
作成するクロック調整方式を提供することを目的とする
。
第1図は本発明の原理ブロック図である。
本発明は被測定回路1の出力(out)がへカに接続さ
れ、該被測定回路の1の入力(in)が出力に接続され
るクロック位相調整回路2におけるものである。
れ、該被測定回路の1の入力(in)が出力に接続され
るクロック位相調整回路2におけるものである。
位相調整回路2内のゲート回路3の入力には被測定回路
1の出力(out)が接続し、ゲート回B3の出力が被
測定回路1の入力に接続している。
1の出力(out)が接続し、ゲート回B3の出力が被
測定回路1の入力に接続している。
位相調整回路2内のゲート回路3をオンとすることによ
り被測定回路10入力と出力はディジタル信号レベルで
帰還され、全体が反転論理であったならば、位置測定回
路1とゲート回路3によって発振を生じる。この発振は
被測定回路1の入力と出力の時間差に依存する発振を行
うものであり、この発振周波数を測定することにより被
測定回路lの入出力の遅れを求めることができる。
り被測定回路10入力と出力はディジタル信号レベルで
帰還され、全体が反転論理であったならば、位置測定回
路1とゲート回路3によって発振を生じる。この発振は
被測定回路1の入力と出力の時間差に依存する発振を行
うものであり、この発振周波数を測定することにより被
測定回路lの入出力の遅れを求めることができる。
また、−巡の帰還ループにおける位相が正転であった場
合にはゲート回路3の出力にパルス発生回路を設け、測
定開始時にパルスを発生し被測定回路に加える。そして
その測定回路からの出力が再度ゲート回路を介しパルス
発生回路に加わり再度パルス発生回路はパルスを発生す
る。このように、前述したと同様にパルスを常に発生す
ることができ、またそのパルスの発生の繰り返し周期は
被測定回路1の位相時間のずれすなわちディレィに依存
するものであり、その発振周波数を求めることにより被
測定回路1の位相を求めることができる。
合にはゲート回路3の出力にパルス発生回路を設け、測
定開始時にパルスを発生し被測定回路に加える。そして
その測定回路からの出力が再度ゲート回路を介しパルス
発生回路に加わり再度パルス発生回路はパルスを発生す
る。このように、前述したと同様にパルスを常に発生す
ることができ、またそのパルスの発生の繰り返し周期は
被測定回路1の位相時間のずれすなわちディレィに依存
するものであり、その発振周波数を求めることにより被
測定回路1の位相を求めることができる。
被測定回路1の出力は1個とは限らず、複数個存在する
こともあり、この場合には基準とすべき位置を確定し、
その基準に対する周波数のずれを求めることにより被測
定回路内で分配された複数の例えばLSIの出力位相を
、内部に設けた位相回路によって合わせることが可能で
ある。
こともあり、この場合には基準とすべき位置を確定し、
その基準に対する周波数のずれを求めることにより被測
定回路内で分配された複数の例えばLSIの出力位相を
、内部に設けた位相回路によって合わせることが可能で
ある。
以下図面を用いて本発明の詳細な説明する。第2図は本
発明の実施例の構成図である。被調整プリント基板lO
は4個のLSI11〜14よりなる。LSIIIには位
相調整回路15からのクロックが加わり、アンドゲート
(クロック合成回路)25を介しパルス幅調整回路16
に入力する。パルス幅調整回路16は例えば入力するク
ロックの立ち上がりか−ら特定時間のパルス幅を発生す
る回路であり、特定のパルス幅となったパルス信号が位
相回路17〜20に加わる。位相回路17〜20はLS
I’12.13.14に加えるべき位相を合わせるため
の回路である。位相回路17〜19の出力はLS112
,13.14に加わり、LSI12〜14の出力は内部
で発生した信号を観測用出力21,22.23に出力す
る。LSI12〜14は例えば端子より入力するデータ
等を取り込み内部において論理演算し出力する回路(図
示せず)であり、それぞれの演算制御が同時タイミング
でなされるようクロックを入力する。またこのクロック
や結果をLSI外に出力する端子を有し、この出力が観
測用出力として出力される。すなわち位相回路20の出
力はクロック出力端子24に出力される。出力端子24
は位相回路における基準位相を求めるための端子であり
、観測用出力21,22.23はLS112.13.1
4を介したクロックの位相を観測するため端子である。
発明の実施例の構成図である。被調整プリント基板lO
は4個のLSI11〜14よりなる。LSIIIには位
相調整回路15からのクロックが加わり、アンドゲート
(クロック合成回路)25を介しパルス幅調整回路16
に入力する。パルス幅調整回路16は例えば入力するク
ロックの立ち上がりか−ら特定時間のパルス幅を発生す
る回路であり、特定のパルス幅となったパルス信号が位
相回路17〜20に加わる。位相回路17〜20はLS
I’12.13.14に加えるべき位相を合わせるため
の回路である。位相回路17〜19の出力はLS112
,13.14に加わり、LSI12〜14の出力は内部
で発生した信号を観測用出力21,22.23に出力す
る。LSI12〜14は例えば端子より入力するデータ
等を取り込み内部において論理演算し出力する回路(図
示せず)であり、それぞれの演算制御が同時タイミング
でなされるようクロックを入力する。またこのクロック
や結果をLSI外に出力する端子を有し、この出力が観
測用出力として出力される。すなわち位相回路20の出
力はクロック出力端子24に出力される。出力端子24
は位相回路における基準位相を求めるための端子であり
、観測用出力21,22.23はLS112.13.1
4を介したクロックの位相を観測するため端子である。
このため、例えば位相調整回路15を介してパルスを発
生しLSIIIによってそれぞれのLSI12〜14に
クロックが加わり、またLSIを介さないで直接位相回
路20からクロック出力端子24に加える。
生しLSIIIによってそれぞれのLSI12〜14に
クロックが加わり、またLSIを介さないで直接位相回
路20からクロック出力端子24に加える。
位相調整回路15は第3図に示す第1の位相調整回路の
構成図で明確なように入力端子とリセット端子を有し、
入力端子はクロック出力端子24や観測用出力21〜2
3に接続され、リセット端子にリセット信号力j加わっ
ている時には入力する信号を出力せずに、ある特定のレ
ベル例えばHレベルとする。第3図の実施例ではオアゲ
ートを用いており、リセット時にはHレベルが加わり、
リセット時には出力はHレベルとなる。そして測定時に
はすなわちリセットが解除されると、リセット端子には
Lレベルが加わりオアゲートの出力がクロック入力とし
てLSIIIに加わり、LSlllから直接クロック出
力端子24へまたLSI12〜14を介し観測用出力2
1,22.23に加わる。基準位相の調整においては、
クロック出力端子24は第3図における第1の位相調整
回路の構成図で表す入力に接続しており、この一連のル
ープによって発振を開始する。そして位相調整回路15
内の周波数カウンタ25によってその発振周波数を求め
る。この発振はクロック入力からLSIIIを介してク
ロック出力端子24までの時間差に対応したものである
。よってその発振周波数を求めることによりLSIII
の位相遅れを求めることができる。すなわち、LSI1
2〜14を介さない基準の位相を求める0位相調整回路
15のディレィをT1、位相調整回路15と被調整プリ
ント基板10とを結ぶ線路のディレィをT2、被調整プ
リント基板lO内の入出力のディレィをT3、被調整プ
リント基板10と位相調整回路15とを結ぶ線路のディ
レィをT4とするならば、発振周期は、1ループが正転
である時T1+T2+T3+T4となる。ディレィTI
、T2゜T4はあらかじめ測定可能であるので、発振周
期または周波数からディレィT3を求めることができる
。すなわちLSI12〜14を介さない基準の位相を求
める。またLSI12〜14の時間遅れを測定する時に
は、位相調整回路15の入力を観測用出力21〜23に
接続する。端子24に接続した時には直接加わっている
のでLSIの時間差を有さないのに対し、端子21.2
2.23に接続した時にはLSJ12〜14を介したル
ープが形成されるので、端子24に接続した時よりLS
112〜14分の時間差を有する。すなわちこの時の発
振はこのLSr12〜14の時間遅れに対応した発振を
なし、この発振周波数を求めることに、LS112,1
3.14のそれぞれ時間差すなわちディレィを求めるこ
とができる。例えば位相回路17,18.19を調整す
ることにより被調整プリント基板10の全体の位相を同
一に例えば端子21.22.23に出力されるパルス等
を同時に出力することができる。また被調整プリント基
板10内のLSIIIには単発クロック発生回路21を
有しこの単発クロンク発生回路21によって単発のクロ
ックを発生し、パルス調整回路16によって特定のパル
ス幅としLS112〜14に位相回路17〜19を介し
入力しても同様にこのループが正転(非正転)の時に一
連の発振をおこさせることができる。
構成図で明確なように入力端子とリセット端子を有し、
入力端子はクロック出力端子24や観測用出力21〜2
3に接続され、リセット端子にリセット信号力j加わっ
ている時には入力する信号を出力せずに、ある特定のレ
ベル例えばHレベルとする。第3図の実施例ではオアゲ
ートを用いており、リセット時にはHレベルが加わり、
リセット時には出力はHレベルとなる。そして測定時に
はすなわちリセットが解除されると、リセット端子には
Lレベルが加わりオアゲートの出力がクロック入力とし
てLSIIIに加わり、LSlllから直接クロック出
力端子24へまたLSI12〜14を介し観測用出力2
1,22.23に加わる。基準位相の調整においては、
クロック出力端子24は第3図における第1の位相調整
回路の構成図で表す入力に接続しており、この一連のル
ープによって発振を開始する。そして位相調整回路15
内の周波数カウンタ25によってその発振周波数を求め
る。この発振はクロック入力からLSIIIを介してク
ロック出力端子24までの時間差に対応したものである
。よってその発振周波数を求めることによりLSIII
の位相遅れを求めることができる。すなわち、LSI1
2〜14を介さない基準の位相を求める0位相調整回路
15のディレィをT1、位相調整回路15と被調整プリ
ント基板10とを結ぶ線路のディレィをT2、被調整プ
リント基板lO内の入出力のディレィをT3、被調整プ
リント基板10と位相調整回路15とを結ぶ線路のディ
レィをT4とするならば、発振周期は、1ループが正転
である時T1+T2+T3+T4となる。ディレィTI
、T2゜T4はあらかじめ測定可能であるので、発振周
期または周波数からディレィT3を求めることができる
。すなわちLSI12〜14を介さない基準の位相を求
める。またLSI12〜14の時間遅れを測定する時に
は、位相調整回路15の入力を観測用出力21〜23に
接続する。端子24に接続した時には直接加わっている
のでLSIの時間差を有さないのに対し、端子21.2
2.23に接続した時にはLSJ12〜14を介したル
ープが形成されるので、端子24に接続した時よりLS
112〜14分の時間差を有する。すなわちこの時の発
振はこのLSr12〜14の時間遅れに対応した発振を
なし、この発振周波数を求めることに、LS112,1
3.14のそれぞれ時間差すなわちディレィを求めるこ
とができる。例えば位相回路17,18.19を調整す
ることにより被調整プリント基板10の全体の位相を同
一に例えば端子21.22.23に出力されるパルス等
を同時に出力することができる。また被調整プリント基
板10内のLSIIIには単発クロック発生回路21を
有しこの単発クロンク発生回路21によって単発のクロ
ックを発生し、パルス調整回路16によって特定のパル
ス幅としLS112〜14に位相回路17〜19を介し
入力しても同様にこのループが正転(非正転)の時に一
連の発振をおこさせることができる。
前述した第2図における構成において、位相調整回路1
5は第3図における第1の位相調整回路を用いているが
他の場合も同様である。第4図は第2の位相調整回路の
構成図である。第2の位相調整回路においては、オアゲ
ート○R2の出力にパルス発生回路PXIを設け、外部
からのパルスの立ち上がりや立ち下がりTr、Tfに対
応して特定のパルス幅のパルスを発生する。なおリセッ
ト回路ならびに入力端子は前述した第3図における接続
と同様である。第4図の第2の位相調整回路においては
、リセット解除後位相調整被プリント基板10が内部の
単発クロック発生回路26を用いなかった時に発振しな
いような状態すなわち論理が一巡において正であった場
合一方のレベルに固定されてしまう。しかしながら第4
図の第2の位相調整回路の構成によってパルス発生回路
TXIよりパルスを発生しこのパルスが被調整プリント
基板10に加わり、前述した第2図における比較回路を
通過の後、再度入力端子に加わることによりまたパルス
発生回路TXIに入力することとなり、この入力によっ
て再度パルスが発生しこの一巡の繰り返しを行うことに
よって順次パルスが発生する。このパルスの発生の周波
数を求めることによりLSIIIならびにLS112,
13゜14の時間遅れを同様に測定することができる。
5は第3図における第1の位相調整回路を用いているが
他の場合も同様である。第4図は第2の位相調整回路の
構成図である。第2の位相調整回路においては、オアゲ
ート○R2の出力にパルス発生回路PXIを設け、外部
からのパルスの立ち上がりや立ち下がりTr、Tfに対
応して特定のパルス幅のパルスを発生する。なおリセッ
ト回路ならびに入力端子は前述した第3図における接続
と同様である。第4図の第2の位相調整回路においては
、リセット解除後位相調整被プリント基板10が内部の
単発クロック発生回路26を用いなかった時に発振しな
いような状態すなわち論理が一巡において正であった場
合一方のレベルに固定されてしまう。しかしながら第4
図の第2の位相調整回路の構成によってパルス発生回路
TXIよりパルスを発生しこのパルスが被調整プリント
基板10に加わり、前述した第2図における比較回路を
通過の後、再度入力端子に加わることによりまたパルス
発生回路TXIに入力することとなり、この入力によっ
て再度パルスが発生しこの一巡の繰り返しを行うことに
よって順次パルスが発生する。このパルスの発生の周波
数を求めることによりLSIIIならびにLS112,
13゜14の時間遅れを同様に測定することができる。
第5図は第4図における位相調整回路を用いた時の動作
説明図である。調整を行おうとする場合まずリセット信
号を加えそのループのリセットを行う。すなわちオアゲ
ートOR2にハイレベルを加え入力からくる信号をパル
ス発生回路TXIに加えないようにする。そしてリセレ
トを解除すなわちLレベルにし、トリガ入力を加える。
説明図である。調整を行おうとする場合まずリセット信
号を加えそのループのリセットを行う。すなわちオアゲ
ートOR2にハイレベルを加え入力からくる信号をパル
ス発生回路TXIに加えないようにする。そしてリセレ
トを解除すなわちLレベルにし、トリガ入力を加える。
このトリガ入力によってパルス発生回路TXIはパルス
を発生する。このパルスは前述した動作によって入力に
戻りまた再度パルス発生回路によってパルスを発生する
。この繰り返しのパルスの発生すなわち発振の周波数を
測定することにより目的とする時間遅れであるかを観測
することができ、スペックと比較できる。そしてこのス
ペックと一致していない時(No)には再度位相回路1
7〜19等を調整し再度リセットから行う。そしてスペ
ックと一致した時(YES)には調整を終了する。
を発生する。このパルスは前述した動作によって入力に
戻りまた再度パルス発生回路によってパルスを発生する
。この繰り返しのパルスの発生すなわち発振の周波数を
測定することにより目的とする時間遅れであるかを観測
することができ、スペックと比較できる。そしてこのス
ペックと一致していない時(No)には再度位相回路1
7〜19等を調整し再度リセットから行う。そしてスペ
ックと一致した時(YES)には調整を終了する。
第6図は第3の位相調整回路の構成図、第7図は位相調
整回路のタイミングチャートである。第3の位相調整回
路においては遅延線路(ディレィライン)を用いて各目
的の幅のパルスを発生している。リセット状態である時
には(第7図A)リセット信号(RESET)がHレベ
ルであるので、ノアゲートNOR3,N0R4,N0R
5はオフとなりLレベルを出力する。ノアゲートN0R
4゜N0R5はノアゲートN0R6,7とでそれぞれR
Sフリップフロンブを構成しており、ノアゲートN0R
4,N0R5がオンであってLレベルを出力する時には
ノアゲートN0R6,N0R7はHレベルを出力する。
整回路のタイミングチャートである。第3の位相調整回
路においては遅延線路(ディレィライン)を用いて各目
的の幅のパルスを発生している。リセット状態である時
には(第7図A)リセット信号(RESET)がHレベ
ルであるので、ノアゲートNOR3,N0R4,N0R
5はオフとなりLレベルを出力する。ノアゲートN0R
4゜N0R5はノアゲートN0R6,7とでそれぞれR
Sフリップフロンブを構成しており、ノアゲートN0R
4,N0R5がオンであってLレベルを出力する時には
ノアゲートN0R6,N0R7はHレベルを出力する。
さらに詳細に説明するならばリセットがかかっている時
にトリガはOすなわちLレベルであるのでノアゲー)N
OR4の出力が加わるノアゲートN0R6はともにLレ
ベルが加わりその出力はHレベルとなる。ノアゲートN
0R6の出力は、パンラフB1遅延経路DI、インバI
Iを介しノアゲートN0R8に、またノアゲー)NOR
6の出力が直接ノアゲー)NOR8に入る。この時トリ
ガ信号TRIGがHレベルであってもLレベルであって
もオアゲートOR8の一方の入力はHレベルが加わるの
でオアゲートOR8の出力は変化しない時に限り(定常
状態)Lレベルを出力する。ノアゲートN0R8の他に
、ノアゲートNOR3の出力もまたノアゲートN。
にトリガはOすなわちLレベルであるのでノアゲー)N
OR4の出力が加わるノアゲートN0R6はともにLレ
ベルが加わりその出力はHレベルとなる。ノアゲートN
0R6の出力は、パンラフB1遅延経路DI、インバI
Iを介しノアゲートN0R8に、またノアゲー)NOR
6の出力が直接ノアゲー)NOR8に入る。この時トリ
ガ信号TRIGがHレベルであってもLレベルであって
もオアゲートOR8の一方の入力はHレベルが加わるの
でオアゲートOR8の出力は変化しない時に限り(定常
状態)Lレベルを出力する。ノアゲートN0R8の他に
、ノアゲートNOR3の出力もまたノアゲートN。
R7に加わっている。ノアゲートNOR3にはリセット
信号(リセット時Hレベル)が加わっているので、その
出力もLレベルであり、オアゲートOR7に加わる信号
(ノアゲー)NOR3,N。
信号(リセット時Hレベル)が加わっているので、その
出力もLレベルであり、オアゲートOR7に加わる信号
(ノアゲー)NOR3,N。
R5,N0R8の出力)は全てLレベルとなるのでノア
ゲー)NOR7はHレベルとなる。すなわち被調整プリ
ント基板10にもHレベルが加わる。
ゲー)NOR7はHレベルとなる。すなわち被調整プリ
ント基板10にもHレベルが加わる。
一方リセットが解除されトリガ信号が加わると(第7図
B)ノアゲートN0R6には一時的にHレベルが加わり
、ノアゲートN0R6,N0R4によって構成されてい
るRSフリップフロップのノアゲートN0R6がオフと
なりLレベルを出力する(第7図C)。このLレベルは
直接ノアゲートN0R8に加わり特定時間すなわちバッ
ファB1、ディレィラインD1、インバータ11におけ
る遅延時間の後反転してオアゲートに加わる。この間は
常にLレベルが加わるのでノアゲートN0R8は特定時
間すなわちバッファBlとディレィラインD1と、イン
バータ11のディレィ時間にわたって両端子にLレベル
が加わり(第7図E)その間Hレベルを出力する(第7
図D)、すなわち前述したノアゲートN0R8,インバ
ータII。
B)ノアゲートN0R6には一時的にHレベルが加わり
、ノアゲートN0R6,N0R4によって構成されてい
るRSフリップフロップのノアゲートN0R6がオフと
なりLレベルを出力する(第7図C)。このLレベルは
直接ノアゲートN0R8に加わり特定時間すなわちバッ
ファB1、ディレィラインD1、インバータ11におけ
る遅延時間の後反転してオアゲートに加わる。この間は
常にLレベルが加わるのでノアゲートN0R8は特定時
間すなわちバッファBlとディレィラインD1と、イン
バータ11のディレィ時間にわたって両端子にLレベル
が加わり(第7図E)その間Hレベルを出力する(第7
図D)、すなわち前述したノアゲートN0R8,インバ
ータII。
ディレィラインD1.バッファB1によって微分回路を
構成しており、ハイレベルからローレベルに変化した時
のみこの微分回路は正のパルスを発生する。この微分出
力すなわちHレベルのパルスはノアゲートN0R7の入
力に加わり、このHレベルによってノアゲー)NOR7
の出力はLレベルとなり(第7図F)、ノアゲートNO
R?、N0R5で構成されるRSフリンプフロフプをセ
ットする。すなわちノアゲートN0R7をオフ(Lレベ
ル)とし、第2図における被調整プリント基板10に加
える。またノアゲー1−N0R7の出力はディレィライ
ンD3を介しく第7図G)バッファB1、ディレィライ
ンD2、インバータI2、ノアゲートN0R9より構成
される微分回路によって微分され、ノアゲートN0R9
より特定時間経過後HレベルをノアゲートN0R5に出
力する(第7図H)。すなわちトリガ信号が加わってか
ら特定時間後にノアゲートN0R5にハイレベルを加え
る。ノアゲートN0R7の出力はトリガ信号が加わった
後LレベルであったがノアゲートN0R5(第7図I)
にHレベルが加わるのでノアゲートN0R7の出力は0
3時間の後Hレベルを出力する(第7図J)。このパル
スはすなわち03時間と同等のパルス幅を有するパルス
は前述した被調整プリント基板12に加わり特定時間(
第7図72)すなわち被調整プリント基板10の有する
時間遅れで入力端子に加わりさらにノアゲートNOR3
(第7図TI)を介してノアゲートN0R7に加わる。
構成しており、ハイレベルからローレベルに変化した時
のみこの微分回路は正のパルスを発生する。この微分出
力すなわちHレベルのパルスはノアゲートN0R7の入
力に加わり、このHレベルによってノアゲー)NOR7
の出力はLレベルとなり(第7図F)、ノアゲートNO
R?、N0R5で構成されるRSフリンプフロフプをセ
ットする。すなわちノアゲートN0R7をオフ(Lレベ
ル)とし、第2図における被調整プリント基板10に加
える。またノアゲー1−N0R7の出力はディレィライ
ンD3を介しく第7図G)バッファB1、ディレィライ
ンD2、インバータI2、ノアゲートN0R9より構成
される微分回路によって微分され、ノアゲートN0R9
より特定時間経過後HレベルをノアゲートN0R5に出
力する(第7図H)。すなわちトリガ信号が加わってか
ら特定時間後にノアゲートN0R5にハイレベルを加え
る。ノアゲートN0R7の出力はトリガ信号が加わった
後LレベルであったがノアゲートN0R5(第7図I)
にHレベルが加わるのでノアゲートN0R7の出力は0
3時間の後Hレベルを出力する(第7図J)。このパル
スはすなわち03時間と同等のパルス幅を有するパルス
は前述した被調整プリント基板12に加わり特定時間(
第7図72)すなわち被調整プリント基板10の有する
時間遅れで入力端子に加わりさらにノアゲートNOR3
(第7図TI)を介してノアゲートN0R7に加わる。
尚、ノアゲー)NOR5がLレベルとなることによって
ノアゲー)NOR7の出力はHレベルに変化しく第7図
J)、その変化によってディレィラインD3がHレベル
に変化しく第7図M)、インバータI2の出力をLレベ
ルとする(第7図N)。
ノアゲー)NOR7の出力はHレベルに変化しく第7図
J)、その変化によってディレィラインD3がHレベル
に変化しく第7図M)、インバータI2の出力をLレベ
ルとする(第7図N)。
位相調整回路15の入力には通常時Hレベルが加わって
おり、また同様にその出力もHレベルである。そして、
リセットが解除されて前述したトリガ信号が加わった時
に特定の時間幅のローレベルのパルスが出力され、さら
に遅れて特定時間後再度被調整プリント板より入力しノ
アゲー)N。
おり、また同様にその出力もHレベルである。そして、
リセットが解除されて前述したトリガ信号が加わった時
に特定の時間幅のローレベルのパルスが出力され、さら
に遅れて特定時間後再度被調整プリント板より入力しノ
アゲー)N。
R3を介してノアゲートN0R7に加わる。これによっ
て再度ノアゲー)NOR7は一時的にオフとなり前述し
たと同様の動作によってまたさらに同一のパルスを発生
する。この繰り返しのパルスの周期を計ることによって
被調整プリント板のディレィを求めることができる。こ
の第3図の位相調整回路はすべてのパルスの幅を任意に
調整し、例えば被調整プリント基板10において、特定
のしパルスを出さなければならないような時に有効であ
る。
て再度ノアゲー)NOR7は一時的にオフとなり前述し
たと同様の動作によってまたさらに同一のパルスを発生
する。この繰り返しのパルスの周期を計ることによって
被調整プリント板のディレィを求めることができる。こ
の第3図の位相調整回路はすべてのパルスの幅を任意に
調整し、例えば被調整プリント基板10において、特定
のしパルスを出さなければならないような時に有効であ
る。
第8図は第6図の入力をさらに反転論理を選択する論理
回路を加えた本発明の第4の位相調整回路の構成図であ
る。なお入力とノアゲー)NOR3間にトリガ回路と排
他的オアゲートEOR1を設けた他は前記第6図の構成
と同一であり、同一符号を付し説明を省略する。第8図
においては入力間に排他的オアゲー)EORIを有し、
セレクタがLレベルである時(第9図A)、入力よりL
レベルが加わると排他的オアゲートEOR1よりHレベ
ルが出力され、Lレベルの時にはLレベルが出力される
。また、セレクタがHレベルである時(第9図B)、入
力よりLレベルが加わるとHレベルが出力され、Hレベ
ルが加わるとLレベルが出力される。排他的オアゲート
EOR1の出力はオアゲーFORIOに加わる。また排
他的論理オアゲートEOR1の出力はバッファB3、デ
ィレィライン15、インバータI3に介しオアゲート0
RIOの他方の入力に加わる。トリガ回路のバッファB
3、ディレィラインD5、インバータI3、オアゲート
0RIOは微分回路を構成しており排他的論理オアゲー
トEOR1がHレベルからLレベルに変化した時インバ
ータI3の出力はLレベルであるのでオアゲート0R1
0の出力はLレベルとなる。そして特定時間たつと排他
的論理オアゲー1−EORIの出力であるLレベルがバ
ッファB3、ディレィラインD5を介しインバータI3
に加わり、反転してオアゲートの他方にHレベルが加わ
ることとなり、オアゲート0R10はHレベルを出力す
る。すなわちディレィラインD5の特定時間に対応した
Lレベルのパルスを出力する。セレクタの信号がLレベ
ルである時には前述した入力端子のHレベルからしレベ
ルへの変化の時にパルスを出力していたがセレクタの信
号がHレベルの時にはLレベルからHレベルの変化の時
に特定のパルスを発生することとなる。これは例えば−
巡のループすなわち被調整プリント基板10内において
反転等の論理が生じた場合、このセレクタによって変更
することにより任意の論理のものに対してもこの位相調
整を行うことができる。
回路を加えた本発明の第4の位相調整回路の構成図であ
る。なお入力とノアゲー)NOR3間にトリガ回路と排
他的オアゲートEOR1を設けた他は前記第6図の構成
と同一であり、同一符号を付し説明を省略する。第8図
においては入力間に排他的オアゲー)EORIを有し、
セレクタがLレベルである時(第9図A)、入力よりL
レベルが加わると排他的オアゲートEOR1よりHレベ
ルが出力され、Lレベルの時にはLレベルが出力される
。また、セレクタがHレベルである時(第9図B)、入
力よりLレベルが加わるとHレベルが出力され、Hレベ
ルが加わるとLレベルが出力される。排他的オアゲート
EOR1の出力はオアゲーFORIOに加わる。また排
他的論理オアゲートEOR1の出力はバッファB3、デ
ィレィライン15、インバータI3に介しオアゲート0
RIOの他方の入力に加わる。トリガ回路のバッファB
3、ディレィラインD5、インバータI3、オアゲート
0RIOは微分回路を構成しており排他的論理オアゲー
トEOR1がHレベルからLレベルに変化した時インバ
ータI3の出力はLレベルであるのでオアゲート0R1
0の出力はLレベルとなる。そして特定時間たつと排他
的論理オアゲー1−EORIの出力であるLレベルがバ
ッファB3、ディレィラインD5を介しインバータI3
に加わり、反転してオアゲートの他方にHレベルが加わ
ることとなり、オアゲート0R10はHレベルを出力す
る。すなわちディレィラインD5の特定時間に対応した
Lレベルのパルスを出力する。セレクタの信号がLレベ
ルである時には前述した入力端子のHレベルからしレベ
ルへの変化の時にパルスを出力していたがセレクタの信
号がHレベルの時にはLレベルからHレベルの変化の時
に特定のパルスを発生することとなる。これは例えば−
巡のループすなわち被調整プリント基板10内において
反転等の論理が生じた場合、このセレクタによって変更
することにより任意の論理のものに対してもこの位相調
整を行うことができる。
さらに5electer“1”と“O″の周波数をカウ
ントしておき、その1”の時のDelayと“O”の時
のDelayの差によってパルス巾の調整をも行えるも
のとすることができる。
ントしておき、その1”の時のDelayと“O”の時
のDelayの差によってパルス巾の調整をも行えるも
のとすることができる。
以上本発明の実施例を用いて詳細に説明したが、本発明
の実施例によればディレィラインを用いて特定のパルス
幅のパルスを発生しているが、例えばワンショジトマル
チバイブレター等の回路によって発生しもよい。・ 〔発明の効果〕 以上述べたように本発明によれば簡単な位相調整回路を
付加して発振させ、その発振周波数をカウンタによって
求めることによってディレィの時間を測定することがで
き、LSIや基板のディレィを高精度に安価に測定する
ことができる。また調整を不要とするので、工場等にお
けるメンテナンスが簡単化する。
の実施例によればディレィラインを用いて特定のパルス
幅のパルスを発生しているが、例えばワンショジトマル
チバイブレター等の回路によって発生しもよい。・ 〔発明の効果〕 以上述べたように本発明によれば簡単な位相調整回路を
付加して発振させ、その発振周波数をカウンタによって
求めることによってディレィの時間を測定することがで
き、LSIや基板のディレィを高精度に安価に測定する
ことができる。また調整を不要とするので、工場等にお
けるメンテナンスが簡単化する。
第1図は本発明の原理ブロック図、
第2図は本発明の実施例の構成図、
第3図は第1の位相調整回路の構成図、第4図は第2の
位相調整回路の構成図、第5図は調整のフローチャート
、 第6図は第3の位相調整回路の構成図、第7図は位相調
整回路のタイミングチャート、第8図は第4の位相調整
回路の構成図 第9図はトリガー回路のタイミングチャート、第10図
は従来の測定方式の構成図である。 1・・・被測定回路、 2・・・位相調整回路、 3・・・ゲート回路。
位相調整回路の構成図、第5図は調整のフローチャート
、 第6図は第3の位相調整回路の構成図、第7図は位相調
整回路のタイミングチャート、第8図は第4の位相調整
回路の構成図 第9図はトリガー回路のタイミングチャート、第10図
は従来の測定方式の構成図である。 1・・・被測定回路、 2・・・位相調整回路、 3・・・ゲート回路。
Claims (1)
- 【特許請求の範囲】 1)被測定回路(1)の出力が入力に接続され、該被測
定回路の入力が出力に接続されるクロック位相調整回路
(2)において、 前記入力と出力とを少なくとも1個のゲート回路(3)
を介して接続し、前記ゲート回路(3)をオンとした際
に生ずる発振によって被測定回路(1)のディレィを測
定するクロック調整方式。 2)被測定回路の出力が入力に接続され、該被測定回路
の入力が出力に接続されるクロック位相調整回路におい
て、 前記被測定回路の出力が入力に加わるゲート回路と、 該ゲート回路の出力がパルス発生端子に加わり、パルス
発生端子に加わる信号の立ち上がりあるいは立ち下がり
の少なくとも一方によって特定のパルス幅のパルスを発
生し、前記被測定回路に加えるパルス発生回路とよりな
り、前記ゲート回路をオンした際に生ずる発振の繰り返
し周期より被測定回路のディレィを測定するクロック調
整方式。 3)1個のクロック入力端子よりクロックパルスが加わ
り、該入力するクロックパルスを複数に分配するととも
に、該分配したクロックパルス単位で位相を調整する位
相回路と、 前記位相回路より加わるクロックパルスによって動作し
、目的の動作を実行するLSIと、該LSIより出力さ
れるクロックあるいは前記位相回路より出力されるクロ
ックを入力とし、該入力を前記位相回路の入力に加える
帰還回路とよりなり、前記帰還回路によって帰還されて
発振し、前記発振を測定して前記各分配された入力をク
ロックとする回路のディレィを測定することを特徴とす
るクロック調整方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2282621A JPH04157379A (ja) | 1990-10-20 | 1990-10-20 | 遅延測定方式 |
US08/064,948 US5329240A (en) | 1990-10-20 | 1993-05-20 | Apparatus for measuring clock pulse delay in one or more circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2282621A JPH04157379A (ja) | 1990-10-20 | 1990-10-20 | 遅延測定方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04157379A true JPH04157379A (ja) | 1992-05-29 |
Family
ID=17654907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2282621A Pending JPH04157379A (ja) | 1990-10-20 | 1990-10-20 | 遅延測定方式 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5329240A (ja) |
JP (1) | JPH04157379A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5842001A (en) * | 1994-03-11 | 1998-11-24 | Fujitsu Limited | Clock signal adjusting method and apparatus |
JP2001033529A (ja) * | 1999-05-17 | 2001-02-09 | Advantest Corp | 遅延クロック生成装置及び半導体試験装置 |
JP2002139556A (ja) * | 2000-11-02 | 2002-05-17 | Advantest Corp | 半導体試験装置 |
Families Citing this family (6)
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DE4339159C1 (de) * | 1993-11-16 | 1995-04-27 | Siemens Ag | Schaltungsanordnung zur synchronen Takterzeugung wenigstens zweier Taktsignale |
US6259281B1 (en) * | 1999-05-06 | 2001-07-10 | Agilent Technologies, Inc. | Parallel analog sampling circuit and analog-to-digital converter system incorporating clock signal generator generating sub-sampling clock signals with fast and precisely-timed edges |
WO2004034404A2 (en) * | 2002-10-08 | 2004-04-22 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined |
US7187237B1 (en) * | 2002-10-08 | 2007-03-06 | Impinj, Inc. | Use of analog-valued floating-gate transistors for parallel and serial signal processing |
DE102004021163A1 (de) * | 2004-04-29 | 2005-08-11 | Infineon Technologies Ag | Verfahren und Messsystem zum Messen einer Verzögerungszeit eines Verzögerungselementes in einer integrierten Schaltung |
US7233274B1 (en) | 2005-12-20 | 2007-06-19 | Impinj, Inc. | Capacitive level shifting for analog signal processing |
Citations (2)
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Family Cites Families (16)
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EP0384918B1 (de) * | 1989-02-23 | 1994-08-24 | Siemens Aktiengesellschaft | Verfahren und Anordnung zum Anpassen eines Taktes an ein plesiochrones Datensignal und zu dessen Abtakten mit dem angepassten Takt |
US5148113A (en) * | 1990-11-29 | 1992-09-15 | Northern Telecom Ltd. | Clock phase alignment |
-
1990
- 1990-10-20 JP JP2282621A patent/JPH04157379A/ja active Pending
-
1993
- 1993-05-20 US US08/064,948 patent/US5329240A/en not_active Expired - Fee Related
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JP2002139556A (ja) * | 2000-11-02 | 2002-05-17 | Advantest Corp | 半導体試験装置 |
JP4651804B2 (ja) * | 2000-11-02 | 2011-03-16 | 株式会社アドバンテスト | 半導体試験装置 |
Also Published As
Publication number | Publication date |
---|---|
US5329240A (en) | 1994-07-12 |
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