JPS6265082A - Multi-stage type led display unit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 発明の属する技術分野 この発明は、複数段の文字などの表示ができるように多
数個のＬＥＤ　（発光ダイオード）を面状に配置した表
示器を用いる多段式ＬＥＤ表示装置に関するものである
。DETAILED DESCRIPTION OF THE INVENTION Technical field to which the invention pertains The present invention relates to a multi-stage LED display device using a display in which a large number of LEDs (light-emitting diodes) are arranged in a planar manner so as to display characters, etc. in multiple stages. It is related to.

従来技術とその欠点 ＬＥＤ表示装置は、線タイプ（一段表示）から面タイプ
（多段表示）に移行しつつある。従来のＬＥＤ表示装置
は、主記憶装置から表示データを出力させる方式として
ＤＭＡ方式（ダイレクト・アクセス・メモリカ式）を採
用しているが、このＤＭＡ方式を多段式ＬＥＤ表示装置
に拡大転用する場合は、構成部品点数の著しい増加によ
り装置が高額になるばかりでなく、表示データ書込み・
読取り時間の大幅な増加による表示速度の制限や表示メ
モリの効率の低下などを来たす欠点がある。Prior Art and Its Disadvantages LED display devices are transitioning from line type (single-level display) to surface type (multi-level display). Conventional LED display devices use the DMA method (direct access memory card method) as a method for outputting display data from the main memory, but when expanding and reusing this DMA method for multi-stage LED display devices, it is necessary to , not only does the equipment become more expensive due to a significant increase in the number of component parts, but it also becomes difficult to write display data.
This method has drawbacks such as a limitation on display speed due to a significant increase in reading time and a decrease in display memory efficiency.

これを１図面に基いてさらに詳細に説明すると、マイク
ロプロセッサ１はキーボードなどの入力部（図示せず）
からの表示指令信号の入力により表示データの転送が要
求されたときは、まず、ＤＭＡコントローラ２にデータ
転送に必要な情報を設定し、その後、表示器制御回路４
よりデータ転送要求があれば、ＤＭＡコントローラ２は
プロセッサ１にホールド指令を出力して、プロセッサを
見掛は上バスａｂ、ｄｂから切離された状態にし、また
、プロセッサにより予め設定されている転送バイト数及
び主記憶装置３上の転送開始番地に従ってプロセッサを
介さずに、表示メモリ・アドレス切換回路５及び表示メ
モリ・データバス切換回路６を介して表示バッファメモ
リ７に対して直接データ転送を開始する。To explain this in more detail based on one drawing, the microprocessor 1 includes an input section such as a keyboard (not shown).
When transfer of display data is requested by inputting a display command signal from the DMA controller 2, first, the information necessary for data transfer is set in the DMA controller 2, and then the display control circuit 4
If there is a data transfer request, the DMA controller 2 outputs a hold command to the processor 1 to apparently disconnect the processor from the upper buses ab and db, and also performs the transfer previously set by the processor. Data transfer is started directly to the display buffer memory 7 via the display memory address switching circuit 5 and the display memory data bus switching circuit 6 without going through the processor according to the number of bytes and the transfer start address on the main storage device 3. do.

ＤＭＡ転送が終了すると、プロセッサのホールドが解除
されて再びバスａｂ、ｄｂに接続された状態となる。When the DMA transfer is completed, the hold of the processor is released and the processor is connected to the buses ab and db again.

この場合、多段式ＬＥＤ表示装置においては、主記憶装
置３内の表示データをＤＭＡコントローラ２により各段
ごとに表示バッファメモリ７にＤＭＡ転送をしていた。In this case, in the multistage LED display device, display data in the main storage device 3 is transferred by DMA to the display buffer memory 7 for each stage by the DMA controller 2.

また１表示バッファメモリは各１段についてデータの書
込み用メモリと読出し用メモリを２ケずつ７＆ｌ　　、
７ｂｌ　〜７ａｎ　　、７ｂｎ　＠え、各メモリ７ａｌ
　〜７ａｎ　　、７ｂ＋　〜７ｂｎを交互ｌデ軸山Ｉ／
々隅＾−ヤニど　Ｍ　Ｊ　Ｊ、　　−、Ｊ　Ｊとして表
示器（図示せず）に出力し、表示内容の移動などの効果
処理を行なっている。In addition, one display buffer memory has two memories for writing data and two memories for reading data for each stage.
7bl ~7an, 7bn @E, each memory 7al
~7an, 7b+ ~7bn alternately l de axis I/
Each corner is outputted as M J J, -, J J to a display device (not shown), and effect processing such as movement of display contents is performed.

なお、第４図において、８は書込みアトトス―カウンタ
、９は読出しアドレス・カウンタである。In FIG. 4, 8 is a write address counter, and 9 is a read address counter.

このように、従来装置においては、多段式にすると、Ｄ
ＭＡチャネル、すなわち、　ＤＭＡコントローラ２、表
示メモリ・アドレス切換回路５、表示メモリ・データバ
ス切換回路６及び表示バッファ・メモリ７のそれぞれを
、表示内容の段数分だけ増加する必要があるとともに、
書込アドレスカウンタ８を、プロセッサの外部に備える
必要がある。また、段数が増えるにつれて表示データ書
込み・読取り時間が長くなって、表示速度の向上に限度
があり、表°示効果の低下及び表示メモリの効率の低下
を来たすのである。In this way, in the conventional device, when using a multi-stage system, D
It is necessary to increase the number of MA channels, that is, the DMA controller 2, the display memory/address switching circuit 5, the display memory/data bus switching circuit 6, and the display buffer memory 7, by the number of stages of display content.
It is necessary to provide a write address counter 8 outside the processor. Furthermore, as the number of stages increases, the display data writing/reading time becomes longer, which limits the improvement in display speed, resulting in a decrease in display effectiveness and display memory efficiency.

この発明の目的 この発明は上記の点に鑑み、主記憶装置からの表示デー
タの出力方式を改良することにより、表示段数が増加し
ても部品点数は僅少の増加でよく、かつ１表示メモリの
効率の向上及び表示効果の高揚が可能な多段式ＬＥＤ表
示装置を提供することを目的とする。Purpose of the Invention In view of the above points, the present invention improves the output method of display data from the main memory, so that even if the number of display stages increases, the number of parts only increases slightly, and one display memory It is an object of the present invention to provide a multi-stage LED display device that can improve efficiency and display effects.

目的達成手段 上記の目的を達成するため、この発明は、従来のように
主記憶装置のほかに表示バッファメモリを備えることを
せずに、主記憶装置内の表示エリアの同一アドレス上に
メモリを２ヶ備えて、この主記憶装置をプロセッサ側と
表示側とで共用するとともに、プロセッサは各段のメモ
リのうち、表示器制御回路が表示のために読出しを行な
っていないメモリに対してはデータの読出し・書込みが
でき、表示制御回路が表示のために読出しを行なってい
るメモリに対しては読出しのみができるようにし、かつ
、プロセッサ側からのメモリアクセスと表示側からのメ
モリアクセスとが競合した場合はアクセスタイムが短い
前者を優先させて表示データの書込みをさせることによ
りプロセッサの処理に遅れを生じさせず、しかも、一定
時間内で書込み完了後に後者のアクセスを再度行なわせ
て表示内容に影響を来たさないようにしたものである。Means for Achieving the Object In order to achieve the above object, the present invention does not require a display buffer memory in addition to the main memory as in the past, but instead stores a memory at the same address in the display area in the main memory. This main memory is shared between the processor side and the display side, and the processor stores data from the memory in each stage that is not being read for display by the display control circuit. The memory that the display control circuit is reading for display purposes can only be read from and written to, and memory accesses from the processor side and memory accesses from the display side conflict. In this case, by giving priority to the former, which has a short access time, and writing the display data, there will be no delay in the processing of the processor, and in addition, after the writing is completed within a certain period of time, the latter will be accessed again to update the displayed content. This was done to avoid any influence.

この発明の実施例 次に、この発明の一実施例を、図面に基いて説明する。Examples of this invention Next, one embodiment of the present invention will be described based on the drawings.

ｉｔはマイクロプロセッサであり、電源投入時にこの表
示装置のすべての構成要素をイニシャライズするととも
に、表示データを後記主記憶装置に書込む際にメモリ・
アクセス要求信号ｍ　ａ　ｌ〜ｍａｆｉを後記メモリー
アドレス・セレクト回路１５のメモリ・アクセス判定回
路１６に、アドレスバスａｂｌ　によりメモリアドレス
を同メモリ争アドレス・セレクト回路１５の第１アドレ
ス入力回路１７に、及びデータバスｄｂにより表示デー
タを後記データ・セレクト回路１９１〜１９ｎにそれぞ
れ出力し、かつ、書込み完了の際に書込み完了信号ｗｆ
を後記切換回路２２に出力する。It is a microprocessor that initializes all the components of this display device when the power is turned on, and also initializes the memory when writing display data to the main memory device (described later).
The access request signals m a l to mafi are sent to the memory access determination circuit 16 of the memory address select circuit 15 described later, the memory address is sent to the first address input circuit 17 of the memory address select circuit 15 via the address bus abl, and The data bus db outputs display data to data select circuits 191 to 19n, which will be described later, and a write completion signal wf is generated when writing is completed.
is output to a switching circuit 22, which will be described later.

１２は主記憶装置であり、通常の主記憶装置と同様にプ
ログラム及び表示データ以外のデータ記憶用エリア１２
Ａと表示データ記憶用エリア１２Ｂとを有し、表示デー
タ記憶用エリア１２Ｂについては、そのエリアの同一ア
ドレス上に表示内容の各段ごとに第１メモリ及び第２メ
モリの二つずつのメモリ１２ａ＋　　、１２ｂ＋　”１
２ａｎ　　、１２ｂｎ　を備えて、主記憶装置を後述の
ようにプロセッサ側による表示データの書込みと表示器
側による表示データの読出しとに共用されるよしになっ
ている。Reference numeral 12 denotes a main memory device, which, like a normal main memory device, has an area 12 for storing data other than programs and display data.
A and a display data storage area 12B, and for the display data storage area 12B, there are two memories 12a+, a first memory and a second memory, for each stage of display content on the same address of the area. , 12b+”1
2an and 12bn, so that the main memory is shared by the processor side for writing display data and for the display side reading display data, as will be described later.

プロセッサが表示データを書込むときは、１回のアクセ
ス時に例えば２バイトなどの所定量の表示データを書込
むようになっており、表示データ記憶用エリアのいずれ
かの段のメモリを指定するメモリアクセス信号（ｍａｌ
　〜ｍａ、のいずれか一つ）をメモリ回路１９１〜１９
ｎの所定の一つに出力するとともに、アドレスバスａｂ
ｌ　に当該メモリの２バイト分のデータを記憶するため
のアドレスを出力し、かつ、同時にデータバスｄｂに２
バイトの表示データを出力する。When the processor writes display data, a predetermined amount of display data, such as 2 bytes, is written in one access, and a memory that specifies the memory in any stage of the display data storage area is used. Access signal (mal
~ma) to the memory circuits 191 to 19
output to a predetermined one of address buses ab
Outputs the address for storing 2 bytes of data in the memory to l, and simultaneously outputs 2 to the data bus db.
Outputs byte display data.

また１表示器が表示データの読出しをするときは、装置
の起動に伴なうイニシャライズにより読出しアドレスカ
ウンタ１３がｌ”から表示データ記憶用エリアの各段の
番地数と等しい数”Ｋ”まで循環計数を開始し、その後
、表示器制御回路２１からの歩進指令により歩進して、
その時々における出力カウント値をアドレスとしてアド
レスバスａｂ２に出力する。主記憶装置の表示データ記
憶用各段のメモリ１２ａ＋　Ｎ１２ａｎ　、１２ｂｌ　
〜１２　ｂｎの番地数はいずれもアドレスカウンタ１３
の最大カウント値”Ｋ　”と等しく、同カウンタのアド
レスが後記アドレス伊セレクト回路１５を経て主記憶装
置に入力された場合は、各段のメモリ１２ａ＋　Ｎ１２
ａｎ、１２ｂｌ”１２ｂｎ　より並列的に読出されて表
示データ出力回路２０１〜２０ｎに入力されるようにな
っている。Also, when one display device reads display data, the read address counter 13 cycles from "l" to "K", a number equal to the number of addresses in each stage of the display data storage area, by initialization upon startup of the device. Start counting, then step by step command from the display control circuit 21,
The output count value at each time is output to the address bus ab2 as an address. Memories 12a+N12an, 12bl for each stage of display data storage in the main storage device
~12 The number of addresses in bn is all address counter 13.
is equal to the maximum count value "K" of the counter, and if the address of the counter is input to the main memory device via the address select circuit 15 described later, the memory 12a+N12 of each stage is equal to the maximum count value "K" of the counter.
an, 12bl"12bn, and are read out in parallel and input to the display data output circuits 201 to 20n.

１４は表示タイミング回路であり、プロセッサの例えば
４ＭＨｚの基本クロックｃｐ＋を分周した例えばｌ　Ｍ
　Ｈｚのクロック信号ＣＰ２を入力して、表示器制御回
路２１からの指令により一定周期の表示タイミング信号
を出力し、その高レベルを読出し要求信号文（以下、ロ
ード信号という、）として後記メモリ中アドレスｅセレ
クト回路１５のメモリアクセス判定回路１６及び後記出
力回路２０１〜２０ｎに、低レベルをシフト信号Ｓとし
て出力回路２０＋　〜２０ｎに出力する。Reference numeral 14 denotes a display timing circuit, which divides the processor's basic clock cp+ of, for example, 4 MHz.
A clock signal CP2 of Hz is input, a display timing signal of a fixed period is output according to a command from the display control circuit 21, and its high level is read out as a request signal statement (hereinafter referred to as a load signal) at an address in the memory described later. The low level is output as a shift signal S to the memory access determination circuit 16 of the e-select circuit 15 and output circuits 201 to 20n, which will be described later, to the output circuits 20+ to 20n.

表示器制御回路２１は、３色（赤、緑及びＭｌ）ＬＥＤ
表示？ｔｍの実施例の場合について述べると、１回のア
クセスにおいて前部の例えば＼５ｐｓｅｃの間に赤、線
用の２バイトのデータ読出し、後部の例えば８ｇ５ｅｃ
の間に赤、緑の２バイトのデータを同時にシフトするよ
うに制御する。従って、表示タイミング回路１４は表示
器制御回路２１により読出し指令０を入力するびにクロ
ック信号ＣＰ２に基いて例えば５ｇ５ｅｃの時間幅のロ
ード信号文を間欠的に出力する。The display control circuit 21 has three colors (red, green, and Ml) LEDs.
display? Regarding the case of the tm embodiment, in one access, 2 bytes of data for the red line are read during \5 psec in the front part, for example, 8g5ec in the rear part.
Control is performed so that 2 bytes of red and green data are shifted at the same time. Therefore, the display timing circuit 14 intermittently outputs a load signal sentence having a time width of, for example, 5g5ec based on the clock signal CP2 every time the display control circuit 21 inputs the read command 0.

また、プロセッサ１１は書込みをする場合は表示アクセ
スタイムよりも短いアクセスタイム例えば３ｐｓｅｃに
１回の割合でメモリをアクセスする。Furthermore, when writing, the processor 11 accesses the memory at an access time shorter than the display access time, for example, once every 3 psec.

そして、この発・明では、主記憶′？ｃ置をプロセッサ
側による表示データの書込みと表示器側による表示デー
タの読出しに共用しているが、最初の表示データの書込
み完了後は、表示器側は１３ｇ５ｅｃの間隔で読出しを
開始するとプロセッサの書込みタイミングに関係なく独
自の表示上の必要に基いて任意の表示スピードで読出し
を行なうから、プロセッサ側アクセスと表示器側アクセ
スとが競合する場合が生じる。そこで、この競合を調整
するため、プロセッサｌｌ、表示用読出しアドレス・カ
ウンタ１３及び表示タイミング回路１４と主記憶装２１
１２の間にメモリ・アドレス・セレクト回路１５を備え
ている。And in this invention, the main memory'? C is shared by the processor to write display data and the display to read display data, but after the first display data has been written, the display starts reading at intervals of 13g5ec, and the processor Since reading is performed at an arbitrary display speed based on unique display needs regardless of write timing, there may be a case where accesses on the processor side and accesses on the display side conflict with each other. Therefore, in order to adjust this conflict, the processor 11, the display read address counter 13, the display timing circuit 14, and the main memory 21
A memory address select circuit 15 is provided between the memory address select circuit 12 and the memory address select circuit 15 .

メモリ・アドレス拳セレクト回路１５は、基本クロック
信号Ｃｐｌを常時入力してプロセッサ１１からのアクセ
ス要求があった場合はこれを許容する信号Ｉｋｌ　を第
１出力端子から、又は前記表示タイミング回路１５から
のアクセス要求があった場合は一定条件の下にそのアク
セスを許容する信号ａ２を第２出力端子から択一的に出
力するメモリーアクセス判定回路１６と、このメモリ・
アクセス判定回路からの第１アクセス許容信号ａｌを入
力したとき動作してプロセッサ１１からアドレスバスａ
ｂｌ　を介して入力するアドレスをアドレスバスａｂ３
　に出力するｆ５１アドレス入力回路１７と、第２アク
セス許容信号ａ２を入力したとき動作して読出しアドレ
スカウンタ１３からアドレスバスａｂ２　を介して入力
る第２アドレス入力回路１８とからなっている。The memory address selection circuit 15 constantly inputs the basic clock signal Cpl, and when there is an access request from the processor 11, it outputs a signal Ikl for allowing access from the first output terminal or from the display timing circuit 15. A memory access determination circuit 16 that selectively outputs a signal a2 that permits access under certain conditions when an access request is made from a second output terminal;
When the first access permission signal al from the access determination circuit is input, it operates and the address bus a is sent from the processor 11.
The address input via bl is transferred to address bus ab3.
The second address input circuit 18 operates when a second access permission signal a2 is input and receives input from the read address counter 13 via an address bus ab2.

メモリ０アクセス判定回路１６は、上記のようにプロセ
ッサからのアクセス要求と表示タイミング回路１４から
の、すなわち、表示側からのアクセス要求とが競合しな
い場合はそれぞれ当該アクセス要求を許容して当該要求
側に対応するアドレス入力回路１７又は１Ｂにアクセス
許容信号ａｌ、ａ２　を与え、アクセス要求が競合した
場合は、プロセッサからのアクセス要求を優先的に許容
して表示データの書込みをさせるとともに、プロセッサ
側アクセスが完了した後に表示側アクセス要求を許容し
、表示データの読出しをさせるように作用するものであ
る。As described above, if there is no conflict between the access request from the processor and the access request from the display timing circuit 14, that is, from the display side, the memory 0 access determination circuit 16 allows the access request and returns the access request from the requesting side. The access permission signals al and a2 are applied to the address input circuit 17 or 1B corresponding to After this is completed, the display side access request is allowed and the display data is read out.

このような動作をするメモリ会アクセス判定回路１６は
、第２図に例示するような回路構成で実現することがで
きる。The memory group access determination circuit 16 that operates in this manner can be realized with a circuit configuration as exemplified in FIG.

第２図は、表示器側からの１回の読出し要と線表示用に
それぞれ１バイトずつの表示データを読出すようにした
場合のメモリ・アクセス判定回路を示しており、１６ａ
は赤色表示用、１６ｂは線表示用であり、前者は第１バ
イト読出し要求を記憶し、ｉｉバイトロードｆＬ＋、第
２アクセス許容信号ａ２及び第１バイト読出しクロック
ｆＬ１　ｃを出力するための回路ＦＦＩ〜ＦＦ３で構成
され、後者は第２バイト読出し要求を記憶し、第２バイ
トロード見２．第２アクセス許容信号ａ２及び第２バイ
ト読出しクロック１２　　ｃを出力するための回路ＦＦ
ａ〜ＦＦ６で構成されており、いずれの回路もフリップ
フロップを用いている。FIG. 2 shows a memory access determination circuit in a case where one byte of display data is read from the display side and one byte for line display, and shows the memory access determination circuit 16a.
is for red display, 16b is for line display, and the former is a circuit FFI for storing the first byte read request and outputting ii byte load fL+, second access permission signal a2 and first byte read clock fL1c. ~FF3, the latter stores the second byte read request and performs the second byte load function2. Circuit FF for outputting second access permission signal a2 and second byte read clock 12c
It is composed of a to FF6, and all circuits use flip-flops.

また、メモリ・アクセス判定回路１６はプロセッサのメ
モリアクセス信号ｍｆＬｌ　〜ｍ　ａ　２　を入力した
ときは無条件に上記回路ＦＦ２　　、ＦＦ３　、ＦＦｓ
　　、ＦＦ６をリセットさせるゲー）Ｇ及びアクセス許
容信号ａ１を出力する回路Ｈを有している。Furthermore, when the memory access determination circuit 16 receives the memory access signals mfLl to m a 2 of the processor, it unconditionally selects the circuits FF2, FF3, FFs.
, FF6, and a circuit H that outputs an access permission signal a1.

メモリΦアクセス判定回路の作用 （イ）単独にアクセス要求があった場合：第３図（イ）
参照 上記の構成により、今、表示タイミング回路１４からロ
ード信号文が出力されていないときは、各回路ＦＦＩ　
〜ＦＦ６がリセットされており、第２アクセス許容信号
ａ２は出力されていない、この状態においてプロセッサ
１１が単独にいずれかの１段のメモリに対するメモリア
クセス信号ｍａを出力した場合は、メモリ・アクセス判
定回路１６が回路Ｈを介して第１出力端子から第１アク
セス許容信号ａ１を第１アドレス入力回路１７に出力す
るため、プロセッサ１１のアドレスバスａｔｚ　に出力
するアドレスがアドレスバスａｂ３を介して主記憶装置
１２の表示エリアのうち切換回路２２により指定されて
いる一方のメモリ１２　ａ＋　〜ｌ　２　ａｎ又はｌ　
２　ｂ＋〜１２ｂｎに共通に与えられる。Function of memory Φ access determination circuit (a) When there is an independent access request: Figure 3 (a)
Reference With the above configuration, when the display timing circuit 14 is not currently outputting a load signal sentence, each circuit FFI
~FF6 has been reset and the second access permission signal a2 has not been output. If the processor 11 independently outputs the memory access signal ma for any one stage of memory in this state, the memory access determination Since the circuit 16 outputs the first access permission signal a1 from the first output terminal to the first address input circuit 17 via the circuit H, the address output to the address bus atz of the processor 11 is transferred to the main memory via the address bus ab3. One memory 12 a+ to l 2 an or l specified by the switching circuit 22 in the display area of the device 12
Commonly given to 2b+ to 12bn.

また、プロセッサからメモリ拳アクセス信号ｍａｌ”ｍ
ａｎのいずれをも出力していないときに表示タイミング
回路１４が単独でロード信号文を出力した場合は、ロー
ド信号文とクロック信号Ｃｐ＋　によりＦＦ＋　〜ＦＦ
１が順次セットされ、ＦＦ２のセット出力が第１バイト
ロード信号文１　として出力回路２０１〜２０ｎに与え
られるとともに、ゲートＯＲを介して第２アクセス許容
信号ａ２として第２アドレス入力回路１Ｂに入力される
。また、ＦＦ３のセット出力はｍｌバイトロードクロッ
クｆＬ１　　ｃとして出力回路２０１〜２０ｎに入力さ
れ、メモリ１２ｂより読出された表示データのチー２チ
に使用される。In addition, the processor sends a memory access signal mal”m.
If the display timing circuit 14 outputs the load signal sentence alone when it is not outputting any of
1 is sequentially set, and the set output of FF2 is given to the output circuits 201 to 20n as the first byte load signal statement 1, and is also input to the second address input circuit 1B as the second access permission signal a2 via the gate OR. Ru. Further, the set output of FF3 is input to the output circuits 201 to 20n as the ml byte load clock fL1c, and is used for checking the display data read out from the memory 12b.

さらに、ＦＦ３がセットされた次のクロック信号ｃｐ＋
　によりＦＦ＋　〜ＦＦ３がリセットされ、同時にＦＦ
４．ＦＦ５がセットされ、次にＦＦ６がセットされる。Furthermore, the next clock signal cp+ to which FF3 is set
FF+ to FF3 are reset, and at the same time FF
4. FF5 is set, then FF6 is set.

すなわち、５００ｎｓｅｃの間に読出しが完了するよう
に設定されているので、第１バイトロード信号文１の出
力時より５００ｎｓｅｃ経過後に第１バイト読出し要求
記憶が解除される。そして、同時に第２バイト読出し要
求がＦＦ４に記憶され、ＦＦ５のセット出力が第２バイ
トロード信号１２　として出力し１表示器用出力回路２
０＋　〜２０ｎに与えられるとともに、再び第２アクセ
ス許容信号ａ２がゲートＯＲを介して第２出力端子から
第２アドレス入力回路１８に出力される。また、ＦＦｂ
がセットされた次のクロック信号ＣＰＩ　により、つま
り、第２バイトのデータ読出しが完了した時にＦＦａ〜
ＦＦ６かリセットされ、第２バイト読出し要求が解除さ
れ、次のロード信号文のエッヂがくるまで表示側アクセ
スは行なわれない。That is, since the reading is set to be completed within 500 nsec, the first byte read request storage is canceled after 500 nsec has elapsed since the output of the first byte load signal statement 1. At the same time, the second byte read request is stored in FF4, and the set output of FF5 is output as the second byte load signal 12.
0+ to 20n, and the second access permission signal a2 is again output from the second output terminal to the second address input circuit 18 via the gate OR. Also, FFb
When the next clock signal CPI is set, that is, when the data reading of the second byte is completed, FFa~
FF6 is reset, the second byte read request is released, and no display-side access is performed until the edge of the next load signal statement arrives.

（ロ）プロセッサ側と表示器側のアクセスが競合した場
合：第３図（ロ）以下参照これに対して、表示器側アク
セス開始すなわちロード信号発生後第１バイトロード完
了前にプロセッサのアクセス要求があった場合は、同図
（ロ）に示すようにセットされてぃるＦＦ２又はＦＦ２
　、ＦＦ３　をゲートＧを経由してリセットすることに
より、第２アクセス許容信号ａ２の出力を中止し、第２
アドレス入力回路１８への入力が禁止され、プロセッサ
のアクセス許容信号ａ１が第１アドレス入力回路１７に
入力するため、プロセッサのアクセスが優先して行なわ
れる。そして、プロセッサのアクセスが完了すると、ゲ
ートＧからリセット信号が解除され、ＦＦＩ　に記憶さ
れている赤ロード信号ｒｌによ、り再びＦ　Ｆ　２　　
＋　Ｆ　Ｆ　３がクロック信号ＣＰＩ　によりセットさ
れ、第１バイトロード信号Ｉ１１．従って、第２アクセ
ス許容信号ａ２が第２アドレス入力回路１８に入力して
表示器側のアクセスが行なわれる。(b) When there is a conflict between accesses between the processor side and the display side: See Figure 3 (b) below. In contrast, the processor access request starts after the display side access starts, that is, before the first byte load is completed after the load signal is generated. If there is, set FF2 or FF2 as shown in the same figure (b).
, FF3 via gate G, the output of the second access permission signal a2 is stopped, and the second access permission signal a2 is reset.
Since input to the address input circuit 18 is prohibited and the processor access permission signal a1 is input to the first address input circuit 17, access by the processor is given priority. Then, when the access by the processor is completed, the reset signal is released from the gate G, and the red load signal rl stored in the FFI causes F F2 to start again.
+FF3 is set by the clock signal CPI and the first byte load signal I11. Therefore, the second access permission signal a2 is input to the second address input circuit 18, and the display side is accessed.

また、第１バイトロードが完了し、緑ロード信号ｇ文が
ＦＦａに記憶され、ＦＦＳ又はＦＦｓ、ＦＦ６がセット
された後、第２バイトロードの完了前にプロセッサのア
クセス要求があった場合も、（ハ）に示すように、セッ
トされているＦＦｓ又ＦＦ５．ＦＦ６　をゲ−）Ｇを経
由してリセットし、第２アクセス許容信号ａ２の出力を
中止することにより第２アドレス入力回路への入力が禁
止され、プロセッサのアクセス許容信号ａ１が第１アド
レス入力回路１７に入力するため、プロセッサのアクセ
スが優先して行なわれる。そして、プロセッサのアクセ
スが完了するとゲートＧからのリセット信号が解除され
、ＦＦ４が記憶されている緑ロード信号ｇｌにより再び
ＦＦ５．ＦＦ６がクロック信号Ｃｐｌ　によりセットさ
れ、第２バイトロード信号皇２、従って第２アクセス許
容信号ａ２が第２アドレス入力回路１８に入力して表示
器のアクセスが行なわれる。Also, if the processor requests access after the first byte load is completed, the green load signal g statement is stored in FFa, and FFS, FFs, and FF6 are set, but before the second byte load is completed, As shown in (c), the set FFs or FF5. By resetting FF6 via G and stopping the output of the second access permission signal a2, input to the second address input circuit is prohibited, and the access permission signal a1 of the processor is input to the first address input circuit. 17, access by the processor is given priority. When the access by the processor is completed, the reset signal from the gate G is released, and the green load signal gl stored in FF4 causes FF5. FF6 is set by the clock signal Cpl, and the second byte load signal 2, and therefore the second access permission signal a2, is input to the second address input circuit 18 to access the display device.

これに対して、表示側のアクセス要求前にプロセッサ１
１側からのアクセス要求があった場合は、（ニ）に示す
ように、表示側のアクセス要求はＦＦＩ　にのみ記憶さ
れており、プロセッサのアクセス中はＧを経由してＦＦ
２　　、ＦＦｓ　、ＦＦｓ　　、ＦＦ６はリセットされ
ており、第２アクセス許容信号ａ２は出力されないため
、第２アドレス入力回路１８への入力が禁止されてプロ
セッサの第１アクセス許容信号ａｌが第１アドレス入力
回路１７に入力するためプロセッサのアクセスが可能と
なる。そのアクセスが完了した後、Ｇが解除されＦＦＩ
　の記憶をもとにＦＦ２゜ＦＦ３がクロック信号ＣＰＩ
　によりセットされ、第２アクセス許容信号ａ２が第２
アドレス入力回路１８に出力されるので、表示側のアク
セスが可能となる。In contrast, the processor 1
When there is an access request from side 1, as shown in (d), the access request from the display side is stored only in FFI, and during access by the processor, it is sent to FF via G.
2, FFs, FFs, and FF6 have been reset and the second access permission signal a2 is not output, so input to the second address input circuit 18 is prohibited and the first access permission signal al of the processor is input to the first address. Since it is input to the circuit 17, it can be accessed by the processor. After that access is completed, G is released and FFI
Based on the memory of FF2 and FF3, the clock signal CPI
The second access permission signal a2 is set by the second access permission signal a2.
Since it is output to the address input circuit 18, it can be accessed on the display side.

ここで、上述のように、表示側の読出しは例えば５μｓ
ｅｃの間に行なわれるのに対してプロセッサによる１回
のアクセスタイムは例えば３ｇ、ｓｅｃ程度であるから
、プロセッサ側のアクセスが完了するまで表示側アクセ
スを待機させても表示内容に全く影響が生じない、また
、プロセッサ側のアクセスの間隔は１７ｚｓｅｃ以上で
あるため、表示側のｌバイトアクセスを５００ｎｓｅｃ
で行なうことにより、プロセッサのアクセスを優先させ
ても５ｐｓｅｃ以内に表示側の読出しを完了することが
可能である。Here, as mentioned above, the readout on the display side is, for example, 5 μs.
ec, the time for one access by the processor is, for example, about 3g, sec, so even if the access on the display side waits until the access on the processor side is completed, the displayed content will not be affected at all. Also, since the access interval on the processor side is 17zsec or more, the l-byte access on the display side is 500nsec.
By doing so, it is possible to complete reading on the display side within 5 psec even if priority is given to processor access.

データ争セレクト回路１９１−１９ｎはプロセッサ１１
より表示データをデータバスｄｂ１を介して共通に与え
られる。また、各データ・セレクト回路にはプロセッサ
より各表示段に対応するアクセス信号ｍａｌ〜ｍａｎが
選択的に与えられて、表示データをデータバスｄｂ、よ
りデータバスｄｂ２を介してそれぞれ各段のメモリ１２
ａｌ　〜１２ａｎ、又はｌ　２　ｂ＋　〜１２　ｂｎに
ロードする。The data selection circuit 191-19n is the processor 11
Display data is commonly provided via data bus db1. Further, access signals mal to man corresponding to each display stage are selectively applied to each data select circuit from the processor, and the display data is sent to the memory 12 of each stage via the data bus db and then the data bus db2.
al ˜12an, or l 2 b+ ˜12 bn.

プロセッサよりメモリ・アドレス・セレクト回路１５に
与・えられるアクセス信号ｍ　ａ　１〜ｍ　ＪＬ　ｎ　
とデータ・セレクト回路１９．〜１９、に与えられるア
クセス信号ｍ　ａ　１〜ｍ　ａ　ｎ　とは１対ｌで対応
し、同期している。Access signals m a 1 to m JL n given to the memory address select circuit 15 by the processor
and data select circuit 19. ~19, and are synchronized with each other in a one-to-l correspondence with the access signals m a 1 to m a n .

２０１〜２０ｎは主記憶装置の表示エリアの各段から読
出したパラレルの表示データを表示器制御回路２１から
の制御によりシリアルに変換するなどして表示器に所望
の態様で出力する回路である。Reference numerals 201 to 20n designate circuits that convert parallel display data read from each stage of the display area of the main memory into serial data under control from the display control circuit 21 and output the converted data to the display in a desired manner.

２２はエリア切換回路であって、主記憶装置の表示エリ
アのうちアクセス対象エリアを、プロセッサ１１かもの
書込み完了信号ｗｆ及び表示器制御回路からの読出し完
了信号ｒｆにより切換えるものであり、例えば。Reference numeral 22 denotes an area switching circuit which switches the area to be accessed among the display areas of the main storage device in response to a write completion signal wf from the processor 11 and a read completion signal rf from the display control circuit, for example.

プロセッサが主記憶装置の第１メモリ１２ａ１〜１２　
ａｎのいずれかに対する書込み完了信号ｗｆを出力し、
かつ、表示器制御回路２１が第２メモリ１２ｂ１〜１２
ｂｎに対する読出し完了信号ｒｆを出力したことを条件
として、切換回路は次のプロセッサによる書込み対象エ
リアを第２メモリ１２ｂ＋＝１２ｂｎに切換えると同時
に表示器制御回路による読出し対象エリアを第１メモリ
１２＆１〜１２ａｎに切換える。The processor is connected to the first memories 12a1 to 12, which are main storage devices.
output a write completion signal wf to any one of an,
In addition, the display control circuit 21 is connected to the second memories 12b1 to 12.
On the condition that the read completion signal rf for bn has been output, the switching circuit switches the area to be written by the next processor to the second memory 12b+=12bn, and at the same time changes the area to be read by the display control circuit to the first memory 12&1 to 12an. Switch to

上記のように、メモリ・アドレス・セレクト回路１５の
作用により、プロセッサ側かアクセス要求をするときは
第１アクセス信号によりプロセッサからのアドレスが第
１アドレス入力回路１７を介して主記憶装置の表示エリ
アの各段のメモリに与えられ、かつ同時に同アクセス信
号は対応するデータ争セレクト回路１９に入力してプロ
セッサよりデータバスｄｂ、に出力される２バイトの表
示データがそのデータ・セレクト回路（例えば１９１）
を介して所定段のメモリ（例えば第１段の１２ａ＋）に
ロードされる。引続くアクセス要求により次々と２バイ
トずつの表示データが第１段の所定のメモリに対してロ
ードされる。同様に他のメモリアクセス信号に対応する
データ・セレクト回路が動作されて、プロセッサが出力
する表示データが所定のメモリにロードされる。As described above, due to the action of the memory address select circuit 15, when the processor side makes an access request, the address from the processor is sent to the display area of the main memory device via the first address input circuit 17 in response to the first access signal. At the same time, the access signal is input to the corresponding data select circuit 19, and the 2-byte display data output from the processor to the data bus db is applied to the memory in each stage of the data select circuit (for example, 191). )
The data is loaded into a predetermined stage of memory (for example, the first stage 12a+) via the memory. In response to subsequent access requests, two bytes of display data are successively loaded into a predetermined memory in the first stage. Similarly, data select circuits corresponding to other memory access signals are operated, and display data output by the processor is loaded into a predetermined memory.

今は、プロセッサによる表示データの書込みは主記憶装
置の１２ａ側のメモリに対して行なわれているから、表
示側のアクセス要求があった場合は、主記憶装置の表示
データ読出し対象メモリは切換回路２２により１２ｂ側
とされる。Currently, display data is written by the processor to the memory on the 12a side of the main memory, so when there is an access request from the display side, the memory from which display data is read from the main memory is switched to the memory on the 12a side of the main memory. 22 makes it the 12b side.

プロセッサ側からのメモリ・アクセスについては、アド
レスはアドレスバスａｂｌ、第１アドレス入力回路１７
及びアドレスバスａｂ３　を介して全段のメモリに入力
され、データはデータバスｄｂを介して全データ・セレ
クト回路に入力されるが、データは特定のメモリ・アク
セス信号（ｍ　ａ　１〜ｍａｎのいずれか一つ）を入力
したデータ争セレクト回路１９のみを通過し、しかも、
切換回路２２により指定された側のメモリにのみロード
される。従って、プロセー、すより主記憶装置の表示エ
リアを見た場合は、二つのメモリに対して共通のアドレ
スを使用してアクセスできるから、アクセス要求処理が
簡単である。つまり、切換回路２２がプロセッサの書込
み完了信号及び表示器制御回路からの読出し完了信号の
入力に基いて自動的に書込み対象メモリと読出し対象メ
モリのＦｊＪ換をするから、プロセッサはアドレスとメ
モリアクセス信号と及びデータを出力すれば、メモリア
クセス信号と切換回路により選択した特定の段の特定”
４ｒｒ、メモリにデータがロードされる。For memory access from the processor side, the address is sent to the address bus abl, the first address input circuit 17
The data is input to all stages of memory via the address bus ab3, and the data is input to all data select circuits via the data bus db. (or one) is passed through only the input data selection circuit 19, and furthermore,
It is loaded only into the memory on the side specified by the switching circuit 22. Therefore, when looking at the display area of the main memory device from the front, the two memories can be accessed using a common address, making it easy to process access requests. In other words, the switching circuit 22 automatically performs FJJ switching between the memory to be written and the memory to be read based on the input of the write completion signal from the processor and the read completion signal from the display control circuit. If the data is output, the specific stage selected by the memory access signal and switching circuit can be specified.
4rr, data is loaded into memory.

また、表示側からのメモリアクセスは読出しアドレスｅ
カウンタ１３から出力するアドレスにより表示エリアの
全段に対して所定周期をもって順次要求がかかり、切換
回路２２により指定された側の初段のメモリの最初の番
地から最終段の最終＃地まで順次表示データが読出され
、出力回路２０＋　〜２０ｎに与えられる。Also, memory access from the display side is at read address e.
The address output from the counter 13 sequentially requests all stages of the display area at a predetermined period, and the switching circuit 22 sequentially displays data from the first address of the memory in the first stage to the last # address of the final stage. is read out and applied to output circuits 20+ to 20n.

表示器制御回路２１、出力回路２０＋〜２０ｎ及び表示
器による表示は従来技術と同様であるので詳細な説明を
省略する。The display control circuit 21, the output circuits 20+ to 20n, and the display by the display are the same as those in the prior art, so detailed explanations will be omitted.

上記の実施例では３色表示のためにメモリ拳アクセス判
定回路１６が赤用と線用の二組の回路１６ａと１６ｂを
備えたが、単色表示をする場合は第２図の第２回路１６
ｂを削減したものに近い構成とすればよく、また、多色
表示を行なう場合は、第２回路１６ｂと同様のもう一つ
の回路を追加して３原色用の３組の回路を用いればよい
。In the above embodiment, the memory hand access determination circuit 16 is provided with two sets of circuits 16a and 16b for red and line for three-color display, but in the case of monochrome display, the second circuit 16 shown in FIG.
It is sufficient to adopt a configuration close to that in which b is reduced, and if multicolor display is to be performed, another circuit similar to the second circuit 16b may be added to use three sets of circuits for the three primary colors. .

この発明の効果 上述のように、この発明によれば、第１に、ＤＭＡ方式
を用いないので、ＤＭＡに要する時間がなくなり、プロ
セッサがデータ入φ出力又は演算処理にフルに動作する
ことができる。七のため、表示の更新を高速に行なうこ
とができ、表示効果も大になる。Effects of the Invention As described above, according to the present invention, firstly, since no DMA method is used, the time required for DMA is eliminated, and the processor can fully operate on data input/output or arithmetic processing. . 7, the display can be updated quickly and the display effect can be increased.

第２に、ＤＭＡ方式を使用しないから、表示段数の増加
によるチャンネル数の増加や構成部品の増大化が防止で
き、また、プロセッサの外部に表示バッファ・メモリを
備える必要がないので、メモリの節約及びプリントシー
トの小型化ができる。Second, since the DMA method is not used, it is possible to prevent an increase in the number of channels and components due to an increase in the number of display stages, and there is no need to provide a display buffer memory outside the processor, so memory can be saved. And the print sheet can be made smaller.

第３に、表示内容の一段につき、表示メモリを２ケずつ
備え、プロセッサによる書込み完了及び表示器による読
出し完了に基いて書込みと読出し対象メモリの切換をし
ているので、表示更新時の表示情報の乱れがない。Thirdly, two display memories are provided for each row of display content, and the memory to be written to and read from is switched based on the completion of writing by the processor and the completion of reading by the display, so that the display information when updating the display is changed. There is no disturbance.

第４に、一段について２個ずつの表示メモリを、プロセ
ッサの同一アドレス上に有して書込み完了とともに切換
回路により両メモリを切換えているので、ソフトウェア
はメモリが２ケあることを、低重せずに動作でき、ソフ
トウェアの処理が筒中である。Fourth, since each stage has two display memories at the same address on the processor, and a switching circuit switches between the two memories when writing is complete, the software can easily recognize the presence of two memories as Software processing is in progress.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例を示すブロック図、第２図
はメモリ・アクセス判定回路の一例を示すブロック図、
第３図はメモリ・アクセス判定回路の作用を説明するタ
イミング争チャートであって、同図（イ）はプロセッサ
側アクセス要求及び表示側アクセス要求が単独で行なわ
れた場合、（ロ）は表示側が第１バイトアクセス中にプ
ロセッサ側アクセス要求があった場合、（ハ）は表示側
の第１バイトロード完了後、第２バイトアクセス中にプ
ロセッサ側アクセス要求があった場合、（ニ）はプロセ
ッサ側アクセス要求直後に表示側アクセス要求があった
場合、（ホ）は表示側の第１バイトアクセス及びｐＪ２
バイト完了後にプロセッサ側よりアクセス要求があった
場合をそれぞれ示す。 第４図は従来装置の構成の一例を示すブロック図である
。 特許出願人　　　日本信号株式会社 第２図FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing an example of a memory access determination circuit,
FIG. 3 is a timing conflict chart explaining the operation of the memory access determination circuit, in which (a) shows when the processor-side access request and the display-side access request are made independently, and (b) shows when the display-side access request is made independently. If there is an access request on the processor side during the first byte access, (c) is after the first byte load on the display side is completed, and if there is an access request on the processor side during the second byte access, (d) is on the processor side. If there is an access request on the display side immediately after the access request, (e) is the first byte access and pJ2 on the display side.
Each shows a case where an access request is made from the processor side after a byte is completed. FIG. 4 is a block diagram showing an example of the configuration of a conventional device. Patent applicant Nippon Signal Co., Ltd. Figure 2

Claims (1)

【特許請求の範囲】 （イ）メモリアドレス、表示データ、メモリアクセス信
号及び書込み完了信号を出力するプロセッサと、 （ロ）表示用エリアの同一アドレス上に表示内容の各段
ごとに第１、第２の二つのメモリを備えた主記憶装置と
、 （ハ）前記主記憶装置の全段メモリに対して所定周期を
もって読出アドレスをサイクリックに出力する読出アド
レスカウンタと、 （ニ）クロック信号を入力して表示器制御回路の指令に
より所定タイミングをもって主記憶装置より表示データ
を表示器側に転送することを要求するロード信号を出力
する表示タイミング回路と、 （ホ）ａ、前記表示タイミング回路からのロード信号と
前記プロセッサからのメモリ アクセス信号を随時入力し、（１）前記メモリアクセス
信号を単独に入力したときは 第１アクセス許容信号を、前記ロード信 号を単独に入力したときはそのロード信 号及び第２アクセス許容信号をそれぞれ 出力し、（２）ロード信号の単独入力に基くロード完了
前に前記メモリアクセス信号 が入力した場合は第１アクセス許容信号 を優先して出力させるとともに、そのメ モリアクセスに基く書込み完了後にロー ド信号及び第２アクセス許容信号を再度 出力させるメモリアクセス判定回路、 ｂ、前記メモリアクセス判定回路から の前記第１アクセス許容信号の入力によ り動作し、前記プロセッサからのメモリ アドレスを前記主記憶装置に入力する第 １アドレス入力回路、及び、 ｃ、前記メモリアクセス判定回路から の第２アクセス許容信号の入力により動 作し、前記読出アドレスカウンタからの アドレスを前記主記憶装置に入力する第 ２アドレス入力回路、 よりなるメモリ・アドレス・セレクト回路 と、 （ヘ）前記プロセッサより出力する主記憶装置の前記第
１、第２のメモリのいずれか一方に対する書込み完了信
号を受け、かつ、表示器制御回路からの主記憶装置の前
記第１、第２のメモリの他方についての読出完了信号を
受けたことを条件として主記憶装置の書込み及び読出し
対象エリアを切換える切換回路とを有することを特徴と
する多段式ＬＥＤ表示装置。[Scope of Claims] (a) A processor that outputs a memory address, display data, a memory access signal, and a write completion signal; (b) A processor that outputs a memory address, display data, a memory access signal, and a write completion signal; (c) a read address counter that cyclically outputs read addresses at predetermined intervals to all stages of memory in the main storage device; (d) inputs a clock signal; a display timing circuit that outputs a load signal requesting transfer of display data from the main memory to the display device at a predetermined timing according to a command from the display control circuit; (e) a. A load signal and a memory access signal from the processor are input as needed; (1) when the memory access signal is input alone, the first access permission signal is input; when the load signal is input alone, the load signal and (2) If the memory access signal is input before the load is completed based on the single input of the load signal, the first access permission signal is output with priority, and the memory access is a memory access determination circuit that outputs the load signal and the second access permission signal again after the completion of the original write; b. a memory access determination circuit that operates upon input of the first access permission signal from the memory access determination circuit; c. a first address input circuit that inputs the address from the read address counter to the main memory; c. (f) a memory address select circuit comprising: a 2-address input circuit; It is characterized by having a switching circuit that switches the target area for writing and reading in the main storage device on the condition that a read completion signal for the other of the first and second memories of the main storage device is received from the control circuit. Multi-stage LED display device.