JPH04111296A - 半導体メモリ及びメモリ・セル - Google Patents
半導体メモリ及びメモリ・セルInfo
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- JPH04111296A JPH04111296A JP2229767A JP22976790A JPH04111296A JP H04111296 A JPH04111296 A JP H04111296A JP 2229767 A JP2229767 A JP 2229767A JP 22976790 A JP22976790 A JP 22976790A JP H04111296 A JPH04111296 A JP H04111296A
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- 230000015654 memory Effects 0.000 title claims abstract description 85
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000011159 matrix material Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スクティノクRAM (SRAM)、グイナ
ミノクRAM (DRAM) 、FROM、ROM
等の半導体メモリ及びその半導体メモリに用いるメモリ
・セルに関する。
ミノクRAM (DRAM) 、FROM、ROM
等の半導体メモリ及びその半導体メモリに用いるメモリ
・セルに関する。
近年、半導体隻積技術が進歩するに従い、半導体メモリ
(以下単にメモリとも称する。)の大容量化が進めら
れてきており、最近ではニーズの多様化に伴い単なる随
時読出しく又は随時読出し、随時書込み)機能を有する
メモリだけでなく、多機能なメモリが実用化されてきて
いる。
(以下単にメモリとも称する。)の大容量化が進めら
れてきており、最近ではニーズの多様化に伴い単なる随
時読出しく又は随時読出し、随時書込み)機能を有する
メモリだけでなく、多機能なメモリが実用化されてきて
いる。
第4図は、多機能メモリの一例として、複数の選択線と
複数の読出し線を備えたメモリのうちの1つのメモリ・
セルを表した概略図である。
複数の読出し線を備えたメモリのうちの1つのメモリ・
セルを表した概略図である。
選i尺線Aによりここに表したメモリ・セル40が選択
されると、このメモリ・セル40に記憶されていたデー
タが読出しyAAを経由して読み出され、選択線Bによ
りメモリ・セル40が選択されるとこのメモリ・セル4
0に記憶されていたデクが読出し線Bを経由して読み出
される。
されると、このメモリ・セル40に記憶されていたデー
タが読出しyAAを経由して読み出され、選択線Bによ
りメモリ・セル40が選択されるとこのメモリ・セル4
0に記憶されていたデクが読出し線Bを経由して読み出
される。
このように選択線、読出し線を複数系統備えることによ
り、複数ワードのデータを同時に読み出すことができ、
したがってメモリアクセスの高速化が可能となる。
り、複数ワードのデータを同時に読み出すことができ、
したがってメモリアクセスの高速化が可能となる。
上記のように複数系統の選択線、読出し線を備えたメモ
リは既に知られているが、従来の複数系統の選択線、読
み出し線を備えたメモリは全ての選択線がロウ方向に並
ぶメモリ・セルを選択するものであり、全ての読出し線
はこの選択されたロウ方向に並ぶメモリ・セルのデータ
をコラム方向に8売み出すものである。
リは既に知られているが、従来の複数系統の選択線、読
み出し線を備えたメモリは全ての選択線がロウ方向に並
ぶメモリ・セルを選択するものであり、全ての読出し線
はこの選択されたロウ方向に並ぶメモリ・セルのデータ
をコラム方向に8売み出すものである。
しかし、例えば1つの半導体メモリに記憶されている多
数のワード情報のうち互いに対応するビットどおしを比
較する演算を行う必要が生しる場合がある。この場合、
従来の半導体メモリでは互いに対応するビットのみを読
み出すことはできず、1ワードずつ順次読み出した後、
互いに対応するビットどおしを比較する必要があり、こ
のような演算を行う場合に非常に煩雑な手続きを要し、
高速処理が困難であるという問題があった。上記のよう
に複数系統の選択線、読出し綿を備えた半導体メモリを
用いた場合であっても、この半導体メモリに記憶された
、データをワード単位で読み出すことに変わりなく、同
時に複数ワードのデータを読め出すことにより多少の高
速化は図れるが、木質的な解決は図られていない。
数のワード情報のうち互いに対応するビットどおしを比
較する演算を行う必要が生しる場合がある。この場合、
従来の半導体メモリでは互いに対応するビットのみを読
み出すことはできず、1ワードずつ順次読み出した後、
互いに対応するビットどおしを比較する必要があり、こ
のような演算を行う場合に非常に煩雑な手続きを要し、
高速処理が困難であるという問題があった。上記のよう
に複数系統の選択線、読出し綿を備えた半導体メモリを
用いた場合であっても、この半導体メモリに記憶された
、データをワード単位で読み出すことに変わりなく、同
時に複数ワードのデータを読め出すことにより多少の高
速化は図れるが、木質的な解決は図られていない。
本発明は上記事情に基づいてなされたものであり、記憶
された多数のデータをワード単位で読み出すことができ
るとともに、多数のワードに跨って該多数のワードの互
いに対応するビットデータのみを読み出すこともできる
半導体メモリ及びその半導体メモリに用いるメモリ・セ
ルを提供することを目的とする。
された多数のデータをワード単位で読み出すことができ
るとともに、多数のワードに跨って該多数のワードの互
いに対応するビットデータのみを読み出すこともできる
半導体メモリ及びその半導体メモリに用いるメモリ・セ
ルを提供することを目的とする。
上記の目的を達成するための本発明のメモリ・セルはロ
ウ方向に選択する第1の選択線と、コラム方向に選択す
る第2の選択線と、前記第1の選択綿により選択された
ときにデータをコラム方向に読み出す第1の読み出し線
と、前記第2の選択線により選択されたときにデータを
ロウ方向に読み出す第2の読み出し線とに接続されたこ
とを特徴とするものである。
ウ方向に選択する第1の選択線と、コラム方向に選択す
る第2の選択線と、前記第1の選択綿により選択された
ときにデータをコラム方向に読み出す第1の読み出し線
と、前記第2の選択線により選択されたときにデータを
ロウ方向に読み出す第2の読み出し線とに接続されたこ
とを特徴とするものである。
上記の目的を達成するための本発明の半導体メモリは、
ロウ方向とコラム方向とにそれぞれ多数個並ぶようにマ
トリックス状に配列されたメモリ・セルと前記メモリ・
セルをロウ方向に選択する第1の選択線群と、前記メモ
リ・セルをコラム方向に選択する第2の選択線群と、前
記第1の選択線群の信号により選択されたロウ方向に並
ぶメモリ・セルのデータを読み出す第1の読出し線群と
、前記第2の選択線群の信号により選択されたコラム方
向に並ぶメモリ・セルのデータを読み出す第2の読出し
線群とを備えたことを特徴とするものである。
ロウ方向とコラム方向とにそれぞれ多数個並ぶようにマ
トリックス状に配列されたメモリ・セルと前記メモリ・
セルをロウ方向に選択する第1の選択線群と、前記メモ
リ・セルをコラム方向に選択する第2の選択線群と、前
記第1の選択線群の信号により選択されたロウ方向に並
ぶメモリ・セルのデータを読み出す第1の読出し線群と
、前記第2の選択線群の信号により選択されたコラム方
向に並ぶメモリ・セルのデータを読み出す第2の読出し
線群とを備えたことを特徴とするものである。
(作用〕
本発明のメモリ・セルは前記の構成によって、ロウ方向
とコラム方向のいずれの方向にも選択することができ、
またロウ方向とコラム方向のいずれの方向にもデータを
読み出すことができる。
とコラム方向のいずれの方向にも選択することができ、
またロウ方向とコラム方向のいずれの方向にもデータを
読み出すことができる。
本発明の半導体メモリは前記の構成により、例えばロウ
方向に一列に並ぶメモリ・セルが1ワードを構成する場
合、該ワード単位のデータを読み出すことができる。ま
た、多数のワードの互いに対応するビットデータが記j
l>されたコラム方向に一列に並ぶメモリ・セルのデー
タも一度に読み出すことができ、したがって多数のワー
ドの互いに対応するビットデータを比較する演算を行う
場合であっても読み出し動作は一度で済み、演算処理の
高速化を回ることができる。
方向に一列に並ぶメモリ・セルが1ワードを構成する場
合、該ワード単位のデータを読み出すことができる。ま
た、多数のワードの互いに対応するビットデータが記j
l>されたコラム方向に一列に並ぶメモリ・セルのデー
タも一度に読み出すことができ、したがって多数のワー
ドの互いに対応するビットデータを比較する演算を行う
場合であっても読み出し動作は一度で済み、演算処理の
高速化を回ることができる。
以下、本発明の実施例について説明する。
第2図は半導体メモリにおいて多数のメモリ・セルがマ
トリックス状に配列された状態を模式的に表した図であ
る。
トリックス状に配列された状態を模式的に表した図であ
る。
ロウ方向およびコラム方向にそれぞれn個およびm個の
メモリ・セルが配列されている。ここでnは例えばn−
16であり、ロウ方向に一列に並ぶメモリ・セルが16
ビノトで構成された1ワードに対応している。またmは
例えばm=256であり、コラム方向に一列に並ぶメモ
リ・セルはmワードに跨って互いに対応するビットメモ
リを構成している。
メモリ・セルが配列されている。ここでnは例えばn−
16であり、ロウ方向に一列に並ぶメモリ・セルが16
ビノトで構成された1ワードに対応している。またmは
例えばm=256であり、コラム方向に一列に並ぶメモ
リ・セルはmワードに跨って互いに対応するビットメモ
リを構成している。
ここで本実施例の半導体メモリは、ロウ方向に並ぶ16
個のメモリ・セルのデータをコラム方向に読み出すこと
ができるとともにコラム方向に並ぶ256個のメモリ・
セルのデータをロウ方向に読み出すことができるように
構成されている。
個のメモリ・セルのデータをコラム方向に読み出すこと
ができるとともにコラム方向に並ぶ256個のメモリ・
セルのデータをロウ方向に読み出すことができるように
構成されている。
第1図は、第2図に示すようにマトリックス状に配列さ
れた多数のメモリ・セルのうちの1つを、このメモリ・
セルに接続された選択線および読出し線とともに表した
概略図である。
れた多数のメモリ・セルのうちの1つを、このメモリ・
セルに接続された選択線および読出し線とともに表した
概略図である。
このメモリ・セル10にはロウ方向に延びる第1の選択
vAllとコラム方向に延びる第2の選択線12との2
木の選択線が接続されており、また読出し線についても
ロウ方向に延びる第2の続出し線Bとコラム方向に延び
る第2の読出し線14との2木の読出し綿が接続されて
いる。ここで第1の選択線11はこのメモリ・セル10
を含みロウ方向に一列に並ぶn個のメモリ セルに接続
されている。第1の選択線11に所定の信号を印加する
ことにより、メモリ・セル10乙こ記憶されているビッ
トデータが第1の続出し綿14にあられれ、また、この
メモリ・セル10を含ゐロウ方向に一列に並ぶn個のメ
モリ・セルのデータが、読出し綿14を含む、コラム方
向に延びるn木の読み出し線(第1の読出し線群)にあ
られれる。
vAllとコラム方向に延びる第2の選択線12との2
木の選択線が接続されており、また読出し線についても
ロウ方向に延びる第2の続出し線Bとコラム方向に延び
る第2の読出し線14との2木の読出し綿が接続されて
いる。ここで第1の選択線11はこのメモリ・セル10
を含みロウ方向に一列に並ぶn個のメモリ セルに接続
されている。第1の選択線11に所定の信号を印加する
ことにより、メモリ・セル10乙こ記憶されているビッ
トデータが第1の続出し綿14にあられれ、また、この
メモリ・セル10を含ゐロウ方向に一列に並ぶn個のメ
モリ・セルのデータが、読出し綿14を含む、コラム方
向に延びるn木の読み出し線(第1の読出し線群)にあ
られれる。
また、第2の選択線12に所定の信号を印加することに
より、メモリ・セル】0およびこのメモリ・セル10を
含みコラム方向に一列に並ぶm個のメモリ・セルに記憶
されているビットデータが第2の読出しvA13を含む
、ロウ方向に延びるm木の読出し線(第2の読出し線群
)にあられれる。
より、メモリ・セル】0およびこのメモリ・セル10を
含みコラム方向に一列に並ぶm個のメモリ・セルに記憶
されているビットデータが第2の読出しvA13を含む
、ロウ方向に延びるm木の読出し線(第2の読出し線群
)にあられれる。
尚、このメモリ・セルを含む半導体メモリが書込み可能
なメモリである場合は、ロウ方向読出し線13およびコ
ラム方向読出し線14を書込み線としても用いるように
してもよい。
なメモリである場合は、ロウ方向読出し線13およびコ
ラム方向読出し線14を書込み線としても用いるように
してもよい。
第3図は、ロウ方向とコラム方向との両方向に読み出し
を行うことができるように構成されたSRAMのメモリ
・セルの回路図である。尚、この回路で用いられている
トランジスタ21,22゜23 24 32.33は全
てNチャンネル型トランジスタである。
を行うことができるように構成されたSRAMのメモリ
・セルの回路図である。尚、この回路で用いられている
トランジスタ21,22゜23 24 32.33は全
てNチャンネル型トランジスタである。
第1のトランジスタ21のゲート21aと第4のトラン
ジスタ24のゲート24aはロウ方向に延びる第1の選
択線25に接続され、これら第1および第4のトランジ
スタ21.24の各ドレイン21b、24bはコラム方
向に延びる第1の読出し線(書込み線を兼ねる)26.
27にそれぞれ接続されている。また第1のトランジス
タ21のソース2ICは第2のトランジスタ22のドレ
イン22bおよび第3のトランジスタ23のゲート23
aに接続されており、第4のトランジスタ24のソース
24Cは第3のトランジスタ23のドレイン23bおよ
び第2のトランジスタ22のゲート22aに接続されて
いる。第2および第3のトランジスタ22.23の各ソ
ース22c、23cは接地されている。
ジスタ24のゲート24aはロウ方向に延びる第1の選
択線25に接続され、これら第1および第4のトランジ
スタ21.24の各ドレイン21b、24bはコラム方
向に延びる第1の読出し線(書込み線を兼ねる)26.
27にそれぞれ接続されている。また第1のトランジス
タ21のソース2ICは第2のトランジスタ22のドレ
イン22bおよび第3のトランジスタ23のゲート23
aに接続されており、第4のトランジスタ24のソース
24Cは第3のトランジスタ23のドレイン23bおよ
び第2のトランジスタ22のゲート22aに接続されて
いる。第2および第3のトランジスタ22.23の各ソ
ース22c、23cは接地されている。
さらに、電源28と第2のトランジスタ22のドレイン
22bとの間には第1のインピーダンス素子29が接続
されており、電rA28と第3のトランジスタ23のド
レイン23bとの間には第2のインピーダンス素子30
が接続されている。
22bとの間には第1のインピーダンス素子29が接続
されており、電rA28と第3のトランジスタ23のド
レイン23bとの間には第2のインピーダンス素子30
が接続されている。
従来のjコ常のSRAMのメモリ・セルの構成は以上ま
でであるが、本実施例ではさらにコラム方向に延びる第
2の選択線31とロウ方向に延びる第2の読出し線(書
込み線を兼ねる)34.35が設けられている。第2の
選択線31には第5のトランジスタ32のゲート32
aと第6のトランジスタ33のゲート33aが接続され
、第2の読出しL’!34.35にはそれぞれ第5のト
ランジスタ32のドレイン32bおよび第6のトランジ
スタ33のドレイン33bが接続されている。また第5
のトランジスタ32のソース32cは第2のトランジス
タ22のドレイン22bに接続され、第6のトランジス
タ33のソース33cは第3のl・ランジスタ23のド
レイン23bに接続されている。
でであるが、本実施例ではさらにコラム方向に延びる第
2の選択線31とロウ方向に延びる第2の読出し線(書
込み線を兼ねる)34.35が設けられている。第2の
選択線31には第5のトランジスタ32のゲート32
aと第6のトランジスタ33のゲート33aが接続され
、第2の読出しL’!34.35にはそれぞれ第5のト
ランジスタ32のドレイン32bおよび第6のトランジ
スタ33のドレイン33bが接続されている。また第5
のトランジスタ32のソース32cは第2のトランジス
タ22のドレイン22bに接続され、第6のトランジス
タ33のソース33cは第3のl・ランジスタ23のド
レイン23bに接続されている。
次に以上のように構成されたSRAMのメモリ、セルに
ビット情報を書き込む場合について説明する。ここでは
ロウ方向に並ぶメモリ・セル(第2図の横方向に並ぶn
個のメモリ・セル)に同時にビット情報を書き込む場合
について説明する。
ビット情報を書き込む場合について説明する。ここでは
ロウ方向に並ぶメモリ・セル(第2図の横方向に並ぶn
個のメモリ・セル)に同時にビット情報を書き込む場合
について説明する。
この場合、先ず第1の選択線25を1ルベルにすること
により、この第3図に示すメモリ・セル(及びこのメモ
リ セルと同列に四つ方向に並ぶ全てのメモリ・セル)
が選択され、コラム方向に延びる第1の読出し線(書込
み線)26.27の一方をHレベル、他方をLレベルに
することによりこのメモリ・セルにビット情報が書きこ
まれる。
により、この第3図に示すメモリ・セル(及びこのメモ
リ セルと同列に四つ方向に並ぶ全てのメモリ・セル)
が選択され、コラム方向に延びる第1の読出し線(書込
み線)26.27の一方をHレベル、他方をLレベルに
することによりこのメモリ・セルにビット情報が書きこ
まれる。
ここで読出し線(書込み線)26がLレベル、読出し線
(書込み線)27がHレベルとすると、先ず第1の選択
vA25がHレベルとなることにより第1および第4の
トランジスタ21.24がオン状態となっているため、
この状態で続出し線(書込み線)26が17レベル、読
出し線(書込み線)27が11レヘルとなるとA点がH
レベルとなる。
(書込み線)27がHレベルとすると、先ず第1の選択
vA25がHレベルとなることにより第1および第4の
トランジスタ21.24がオン状態となっているため、
この状態で続出し線(書込み線)26が17レベル、読
出し線(書込み線)27が11レヘルとなるとA点がH
レベルとなる。
A点が1(レベルとなると第2のトランジスタ22がオ
ン状態となり、これによりB点が第2のトランジスタ2
2を介して接地された状態となってB点が1.レベルと
なる。B点がLレベルとなることにより第3のトランジ
スタ23はオフ状態となる。
ン状態となり、これによりB点が第2のトランジスタ2
2を介して接地された状態となってB点が1.レベルと
なる。B点がLレベルとなることにより第3のトランジ
スタ23はオフ状態となる。
この状態で第1の選択WA25がLレベルに戻ると、第
1および第4のトランジスタ21.24がオフ状態とな
り、A点がHレベル、B点がLレベルの状態に保持され
る。
1および第4のトランジスタ21.24がオフ状態とな
り、A点がHレベル、B点がLレベルの状態に保持され
る。
ここで第1および第2のインピーダンス素子29.30
は各トランジスタのリーク電流により」二記のメモリ状
態(A点とB点の一方がHレベル、他方がI、レベルと
なった状態)が時間の経過とともに変化してしまうこと
を防止するために、各トランジスタのリーク電流分だけ
電源28から電流を補給するためのものであり、例えば
テラオーム程度の高インピーダンスの素子が用いられる
。尚、上記説明とは逆にA点をLレベル、B点をHレベ
ルの状態にするには、上記説明とは逆に読出し線(書込
み線)26をHレベル、読出し線(書込み線)27をL
レベルとして書き込み動作を行えばよい。また、ここで
はロウ方向(第2図の横方向)に並ぶn個のメモリ・セ
ルに同時に各ビット情報を書き込む場合について説明し
たがコラム方向(第2図の縦方向)に並ぶm個のメモリ
・セルに同時に各ビット情報を書き込むことも可能であ
る。この場合上記の説明における第1の選択線25、第
1の読出し線(書込み線)26.27に代えてそれぞれ
第2の選択線31.第2の続出し線(書込み線)34.
35の信号を制御することにより、上記説明と同様にし
てA点とB点の一方にHレベル、他方にLレベルの信号
を書き込むことができる。
は各トランジスタのリーク電流により」二記のメモリ状
態(A点とB点の一方がHレベル、他方がI、レベルと
なった状態)が時間の経過とともに変化してしまうこと
を防止するために、各トランジスタのリーク電流分だけ
電源28から電流を補給するためのものであり、例えば
テラオーム程度の高インピーダンスの素子が用いられる
。尚、上記説明とは逆にA点をLレベル、B点をHレベ
ルの状態にするには、上記説明とは逆に読出し線(書込
み線)26をHレベル、読出し線(書込み線)27をL
レベルとして書き込み動作を行えばよい。また、ここで
はロウ方向(第2図の横方向)に並ぶn個のメモリ・セ
ルに同時に各ビット情報を書き込む場合について説明し
たがコラム方向(第2図の縦方向)に並ぶm個のメモリ
・セルに同時に各ビット情報を書き込むことも可能であ
る。この場合上記の説明における第1の選択線25、第
1の読出し線(書込み線)26.27に代えてそれぞれ
第2の選択線31.第2の続出し線(書込み線)34.
35の信号を制御することにより、上記説明と同様にし
てA点とB点の一方にHレベル、他方にLレベルの信号
を書き込むことができる。
次に、このメモリ・セルに保持されたビット情報を読み
出す場合について説明する。ここではA点がHレベル、
B点がLレベルに保持されているものとし、コラム方向
(第2図の縦方向)に並ぶm個のメモリ・セルから同時
に各ビット情報を読み出す場合について説明する。この
場合、第2の選択綿31をHレベルとすることにより、
第3図に示すメモリ・セル(及びこのメモリ・セルと同
列にコラム方向に並ぶ全てのメモリ・セル)が選択され
、第3図に示すメモリ・セルについては第5および第6
のトランジスタ32.33がオン状態となり、これによ
りA点がHレベル、B点がLレベルのメモリ状態にある
ことがロウ方向に延びる第2の読出し線34.35を介
して読み出される。A点がLレベル、B点がHレベルに
ある場合も同様に読み出され、また、第1の選択線25
を1ルベルとして第1の読出し線26.27を介して読
み出すこともできる。
出す場合について説明する。ここではA点がHレベル、
B点がLレベルに保持されているものとし、コラム方向
(第2図の縦方向)に並ぶm個のメモリ・セルから同時
に各ビット情報を読み出す場合について説明する。この
場合、第2の選択綿31をHレベルとすることにより、
第3図に示すメモリ・セル(及びこのメモリ・セルと同
列にコラム方向に並ぶ全てのメモリ・セル)が選択され
、第3図に示すメモリ・セルについては第5および第6
のトランジスタ32.33がオン状態となり、これによ
りA点がHレベル、B点がLレベルのメモリ状態にある
ことがロウ方向に延びる第2の読出し線34.35を介
して読み出される。A点がLレベル、B点がHレベルに
ある場合も同様に読み出され、また、第1の選択線25
を1ルベルとして第1の読出し線26.27を介して読
み出すこともできる。
このようにロウ方向に延びる第1の選択綿25とコラム
方向に延びる第2の選択線31、およびコラム方向に延
びる第1の続出し線26.27とロウ方向に延びる第2
の選択線34.35を備えたことにより、1ワ一ド単位
のデータを読み出すことができ、また多数のワードに跨
がって互いに同一のビット(例えば多数のワードの各最
上位ピント等)を同時に読み出すことも可能となる。
方向に延びる第2の選択線31、およびコラム方向に延
びる第1の続出し線26.27とロウ方向に延びる第2
の選択線34.35を備えたことにより、1ワ一ド単位
のデータを読み出すことができ、また多数のワードに跨
がって互いに同一のビット(例えば多数のワードの各最
上位ピント等)を同時に読み出すことも可能となる。
向、第3図ではSRAMのメモリ・セルについて説明し
たカベ本発明の半導体メモリはSRAMに限られるもの
ではなく、半導体メモリ一般について本発明を適用する
ことができる。
たカベ本発明の半導体メモリはSRAMに限られるもの
ではなく、半導体メモリ一般について本発明を適用する
ことができる。
以上説明したように本発明によれば、ロウ方向にデータ
を読み出す第1の選択線と第1の読出し線とを備えると
ともに、コラム方向にデータを読み出す第2の選択線と
第2の読出し線とを備えているので、コラム方向だけで
なくロウ方向にもデータを続み出すことが可能になり、
したがって、本発明のメモリ・セルを用いることにより
ワード単位でデータを読み出すだけでなく、各ワードの
特定のビットだけを一度に読み出すことができる半導体
メモリを実現できるメモリ・セルを提供することができ
る。
を読み出す第1の選択線と第1の読出し線とを備えると
ともに、コラム方向にデータを読み出す第2の選択線と
第2の読出し線とを備えているので、コラム方向だけで
なくロウ方向にもデータを続み出すことが可能になり、
したがって、本発明のメモリ・セルを用いることにより
ワード単位でデータを読み出すだけでなく、各ワードの
特定のビットだけを一度に読み出すことができる半導体
メモリを実現できるメモリ・セルを提供することができ
る。
以上説明したように本発明によれば、ロウ方向に並ぶメ
モリ・セルのデータを読み出す第1の選択線群と第1の
読出し線群を備えるとともに、コラム方向に並ぶメモリ
・セルのデータを読み出す第2の選択線群と第2の読出
し線群を(AHえているので、多数のデータをロウ方向
にも読み出すことができ、これにより例えば多数のワー
ドの互いに対応するビットどおしを比較する等の演算処
理を高速で行うことができる半導体メモリを提供するこ
とができる。
モリ・セルのデータを読み出す第1の選択線群と第1の
読出し線群を備えるとともに、コラム方向に並ぶメモリ
・セルのデータを読み出す第2の選択線群と第2の読出
し線群を(AHえているので、多数のデータをロウ方向
にも読み出すことができ、これにより例えば多数のワー
ドの互いに対応するビットどおしを比較する等の演算処
理を高速で行うことができる半導体メモリを提供するこ
とができる。
第1図はマトリックス状に配列された多数のメモリ・セ
ルのうちの1つを、メモリ・セルに接続されたjx択線
および読出し線とともに表した概略図、第2図は半導体
メモリにおいて多数のメモリセルがマトリックス状に配
列された状態を模式的に表した図、第3Mはロウ方向と
コラム方向との両方向に読み出しを行うことができるよ
うに構成されたSRAMのメモリ・セルの回路図、第4
図は複数の選択線と複数の読出し線を備えた従来のメモ
リの1つのメモリ・セルを表した概略図である。 10・・・メモリ・セル、 11.25・・・第1の選択線、 12.31・・・第2の選択線、 13.34.35・・、第2の読出し線、14.26.
27・・・第1の読出し線、21 22.23.24,
32.33・・・Nチャン2、ル型トランジスタ。 第1図
ルのうちの1つを、メモリ・セルに接続されたjx択線
および読出し線とともに表した概略図、第2図は半導体
メモリにおいて多数のメモリセルがマトリックス状に配
列された状態を模式的に表した図、第3Mはロウ方向と
コラム方向との両方向に読み出しを行うことができるよ
うに構成されたSRAMのメモリ・セルの回路図、第4
図は複数の選択線と複数の読出し線を備えた従来のメモ
リの1つのメモリ・セルを表した概略図である。 10・・・メモリ・セル、 11.25・・・第1の選択線、 12.31・・・第2の選択線、 13.34.35・・、第2の読出し線、14.26.
27・・・第1の読出し線、21 22.23.24,
32.33・・・Nチャン2、ル型トランジスタ。 第1図
Claims (2)
- (1)ロウ方向に選択する第1の選択線と、コラム方向
に選択する第2の選択線と、前記第1の選択線により選
択されたときにデータをコラム方向に読み出す第1の読
出し線と、前記第2の選択線により選択されたときにデ
ータをロウ方向に読み出す第2の読出し線とに接続され
たことを特徴とするメモリ・セル。 - (2)ロウ方向とコラム方向にそれぞれ多数個並ぶよう
にマトリックス状に配列されたメモリ・セルと、前記メ
モリ・セルをロウ方向に選択する第1の選択線群と、前
記メモリ・セルをコラム方向に選択する第2の選択線群
と、前記第1の選択線群の信号により選択されたロウ方
向に並ぶメモリ・セルのデータを読み出す第1の読出し
線群と、前記第2の選択線群の信号により選択されたコ
ラム方向に並ぶメモリ・セルのデータを読み出す第2の
読出し線群とを備えてなることを特徴とする半導体メモ
リ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2229767A JPH04111296A (ja) | 1990-08-30 | 1990-08-30 | 半導体メモリ及びメモリ・セル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2229767A JPH04111296A (ja) | 1990-08-30 | 1990-08-30 | 半導体メモリ及びメモリ・セル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04111296A true JPH04111296A (ja) | 1992-04-13 |
Family
ID=16897357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2229767A Pending JPH04111296A (ja) | 1990-08-30 | 1990-08-30 | 半導体メモリ及びメモリ・セル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04111296A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5792483A (en) * | 1980-11-29 | 1982-06-09 | Toshiba Corp | Storage circuit device |
JPS61142596A (ja) * | 1984-12-13 | 1986-06-30 | Nippon Telegr & Teleph Corp <Ntt> | メモリセル |
JPS63140483A (ja) * | 1986-12-03 | 1988-06-13 | Nec Corp | メモリ回路 |
JPH01294293A (ja) * | 1988-05-23 | 1989-11-28 | Matsushita Electric Ind Co Ltd | メモリ装置 |
-
1990
- 1990-08-30 JP JP2229767A patent/JPH04111296A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5792483A (en) * | 1980-11-29 | 1982-06-09 | Toshiba Corp | Storage circuit device |
JPS61142596A (ja) * | 1984-12-13 | 1986-06-30 | Nippon Telegr & Teleph Corp <Ntt> | メモリセル |
JPS63140483A (ja) * | 1986-12-03 | 1988-06-13 | Nec Corp | メモリ回路 |
JPH01294293A (ja) * | 1988-05-23 | 1989-11-28 | Matsushita Electric Ind Co Ltd | メモリ装置 |
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