JPH0991980A - 不揮発性メモリをプログラムする方法 - Google Patents
不揮発性メモリをプログラムする方法Info
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Abstract
(57)【要約】
【目的】 ２段レベル又はマルチレベルのプログラム中
にしきい値レベルの同時検証が可能な不揮発性メモリを
プログラムする方法を提供すること。 【構成】 不揮発性メモリセルがプログラムされ、前記
チャンネル領域には反転層が形成されるように、コント
ロールゲートには２つ以上のしきい値レベルのプログラ
ム時に各しきい値レベルのプログラムごとに相応して変
化する第１電圧を加え、ドレインとソースにはドレイン
への電圧がソースへの電圧より高い第２電圧と第３電圧
をそれぞれ加え、各しきい値レベルのプログラム中にド
レインとソースとの間に流れる電流を監視し、その電流
が設定された基準電流に達したときプログラム動作を中
止する。
にしきい値レベルの同時検証が可能な不揮発性メモリを
プログラムする方法を提供すること。 【構成】 不揮発性メモリセルがプログラムされ、前記
チャンネル領域には反転層が形成されるように、コント
ロールゲートには２つ以上のしきい値レベルのプログラ
ム時に各しきい値レベルのプログラムごとに相応して変
化する第１電圧を加え、ドレインとソースにはドレイン
への電圧がソースへの電圧より高い第２電圧と第３電圧
をそれぞれ加え、各しきい値レベルのプログラム中にド
レインとソースとの間に流れる電流を監視し、その電流
が設定された基準電流に達したときプログラム動作を中
止する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリをプ
ログラムする方法に関する。
ログラムする方法に関する。
【０００２】
【従来の技術】一般に、ＥＥＰＲＯＭやフラッシュＥＥ
ＰＲＯＭ等の不揮発性半導体メモリを大容量記憶媒体と
して使用しようとする時の一番大きい問題点は、前記メ
モリのビット当たりのコストが非常に高いということで
ある。従って、最近かかる問題点を解決するために、マ
ルチビットセルに関する研究が行われている。
ＰＲＯＭ等の不揮発性半導体メモリを大容量記憶媒体と
して使用しようとする時の一番大きい問題点は、前記メ
モリのビット当たりのコストが非常に高いということで
ある。従って、最近かかる問題点を解決するために、マ
ルチビットセルに関する研究が行われている。
【０００３】従来の不揮発性メモリの集積度は、メモリ
セルの個数と１対１の対応関係にある。一方、マルチビ
ットセルはメモリセルの一つに２ビット以上のデータを
記憶することにより、メモリセルの大きさを大きくしな
くても同一チップの面積に対するデータの記憶集積度を
大きく高めることができる。
セルの個数と１対１の対応関係にある。一方、マルチビ
ットセルはメモリセルの一つに２ビット以上のデータを
記憶することにより、メモリセルの大きさを大きくしな
くても同一チップの面積に対するデータの記憶集積度を
大きく高めることができる。
【０００４】マルチビットセルを実現するためには、各
メモリセルに３つ以上のしきい値電圧レベルをプログラ
ムしなければならない。例えば、セル当たり２ビットの
データを記憶するためには、２2 ＝４、即ち４段階のし
きい値レベルで各セルをプログラムすることができなけ
ればならない。この際、４段階のしきい値レベルは論理
的に００、０１、１０、１１の各ロジック状態に対応さ
せる。このようなマルチレベルプログラムの一番大きい
課題は各しきい値電圧レベルが約０.５Ｖ の統計的な分
散を有するということである。従って、それぞれのしき
い値レベルを正確に調節して分散を低減すればするほ
ど、より多くのレベルをプログラムすることができ、且
つセル当たりのビット数も増加させることができる。
メモリセルに３つ以上のしきい値電圧レベルをプログラ
ムしなければならない。例えば、セル当たり２ビットの
データを記憶するためには、２2 ＝４、即ち４段階のし
きい値レベルで各セルをプログラムすることができなけ
ればならない。この際、４段階のしきい値レベルは論理
的に００、０１、１０、１１の各ロジック状態に対応さ
せる。このようなマルチレベルプログラムの一番大きい
課題は各しきい値電圧レベルが約０.５Ｖ の統計的な分
散を有するということである。従って、それぞれのしき
い値レベルを正確に調節して分散を低減すればするほ
ど、より多くのレベルをプログラムすることができ、且
つセル当たりのビット数も増加させることができる。
【０００５】前記の電圧分散を低減するための一環とし
て、一般にプログラムと検証を繰り返してプログラムを
行う技法を使用している。この技法では所望のしきい値
レベルで不揮発性メモリセルをプログラムするために、
一連のプログラム電圧パルスをセルに加える。セルが所
望のしきい値レベルに達したかどうかを検証するため
に、各電圧パルスの間で読み取り過程が行われる。各検
証中に、検証されたしきい値レベルが所望のしきい値レ
ベルに達するとプログラム過程が停止する。このように
プログラムと検証を繰り返し行う方式では、限られたプ
ログラム電圧パルスの幅によるしきい値レベルのエラー
分散を低減し難い。また、前記プログラムと検証を繰り
返すアルゴリズムを回路で実現するので、チップの周辺
回路の面積が増加する。尚、前記の反復的な方法はプロ
グラム時間が長くなる短所を持っている。このような短
所を除去するために、SunDisk社のR.Cerneaは米国特許
第5,422,842号でプログラムと同時に検証する技法を紹
介した。
て、一般にプログラムと検証を繰り返してプログラムを
行う技法を使用している。この技法では所望のしきい値
レベルで不揮発性メモリセルをプログラムするために、
一連のプログラム電圧パルスをセルに加える。セルが所
望のしきい値レベルに達したかどうかを検証するため
に、各電圧パルスの間で読み取り過程が行われる。各検
証中に、検証されたしきい値レベルが所望のしきい値レ
ベルに達するとプログラム過程が停止する。このように
プログラムと検証を繰り返し行う方式では、限られたプ
ログラム電圧パルスの幅によるしきい値レベルのエラー
分散を低減し難い。また、前記プログラムと検証を繰り
返すアルゴリズムを回路で実現するので、チップの周辺
回路の面積が増加する。尚、前記の反復的な方法はプロ
グラム時間が長くなる短所を持っている。このような短
所を除去するために、SunDisk社のR.Cerneaは米国特許
第5,422,842号でプログラムと同時に検証する技法を紹
介した。
【０００６】図１（Ａ）は上記の特許に記載された電気
的に書込可能な半導体不揮発性メモリセル（ＥＥＰＲＯ
Ｍ）の回路図である。図１（Ａ）に示すように、その不
揮発性メモリセルは、コントロールゲート１、フローテ
ィングゲート２、ソース３、チャンネル領域４、及びド
レイン５から構成されている。プログラムされるに十分
な電圧をコントロールゲート１及びドレイン５に加える
と、ドレイン５とソース３との間に電流が流れる。この
電流を与えられた基準電流と比較して基準電流より小さ
いか同一の値に達すると、プログラム停止信号を発生さ
せる。この過程は図１（Ｂ）によく表れている。
的に書込可能な半導体不揮発性メモリセル（ＥＥＰＲＯ
Ｍ）の回路図である。図１（Ａ）に示すように、その不
揮発性メモリセルは、コントロールゲート１、フローテ
ィングゲート２、ソース３、チャンネル領域４、及びド
レイン５から構成されている。プログラムされるに十分
な電圧をコントロールゲート１及びドレイン５に加える
と、ドレイン５とソース３との間に電流が流れる。この
電流を与えられた基準電流と比較して基準電流より小さ
いか同一の値に達すると、プログラム停止信号を発生さ
せる。この過程は図１（Ｂ）によく表れている。
【０００７】この先行技術ではプログラムと同時にプロ
グラム状態を自動検証することにより、プログラムと検
証を繰り返す反復技法の短所をある程度補うことができ
る。しかし、前記Ｒ.Cernea の技法では前記メモリセル
のコントロールゲート（ｂ）に印加される電圧のしきい
値レベルを調節しない。
グラム状態を自動検証することにより、プログラムと検
証を繰り返す反復技法の短所をある程度補うことができ
る。しかし、前記Ｒ.Cernea の技法では前記メモリセル
のコントロールゲート（ｂ）に印加される電圧のしきい
値レベルを調節しない。
【０００８】また、１９９１.８.２７.に登録された米
国特許第5,403,940号では、各レベルに該当する基準電
流を変化させる方法によりマルチレベルのプログラムを
行っている。この技法では図１（Ｂ）に示されているよ
うに、基準電流は一般にセルのしきい値電圧と明白な関
係を見つけにくく、さらに線形の関係でもない。従っ
て、前記先行技術のような電流制御方式では直接的で効
果的にマルチレベルをコントロールするのが難しいとい
う短所がある。
国特許第5,403,940号では、各レベルに該当する基準電
流を変化させる方法によりマルチレベルのプログラムを
行っている。この技法では図１（Ｂ）に示されているよ
うに、基準電流は一般にセルのしきい値電圧と明白な関
係を見つけにくく、さらに線形の関係でもない。従っ
て、前記先行技術のような電流制御方式では直接的で効
果的にマルチレベルをコントロールするのが難しいとい
う短所がある。
【０００９】
【発明が解決しようとする課題】本発明はかかる問題点
を解決するためのもので、その目的は２段レベル又はマ
ルチレベルのプログラム中にしきい値レベルの同時検証
が可能な不揮発性メモリをプログラムする方法を提供す
ることにある。本発明の他の目的は、２段レベル又はマ
ルチレベルのプログラム時に各しきい値レベルをコント
ロールゲートへの印加電圧によって調節し、各しきい値
レベルとそれに対応するコントロールゲートの印加電圧
が互いに線形の関係にある不揮発性メモリをプログラム
する方法を提供することにある。
を解決するためのもので、その目的は２段レベル又はマ
ルチレベルのプログラム中にしきい値レベルの同時検証
が可能な不揮発性メモリをプログラムする方法を提供す
ることにある。本発明の他の目的は、２段レベル又はマ
ルチレベルのプログラム時に各しきい値レベルをコント
ロールゲートへの印加電圧によって調節し、各しきい値
レベルとそれに対応するコントロールゲートの印加電圧
が互いに線形の関係にある不揮発性メモリをプログラム
する方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の不揮発性メモリをプログラムする方法
は、コントロールゲート、フローティングゲート、ドレ
イン、ソース、及び前記ドレインとソースとの間に位置
したチャンネル領域から構成された不揮発性メモリセル
が、プログラムされ、前記チャンネル領域には反転層が
形成されるように、前記コントロールゲートには、２つ
以上のしきい値レベルのプログラム時に各しきい値レベ
ルのプログラムごとに対応して変化する第１電圧を加え
る一方、前記ドレインと前記ソースには、前記ドレイン
への印加電圧が前記ソースへの印加電圧より高いように
それぞれ第２電圧と第３電圧を加える。さらに、その不
揮発性メモリセルの前記各しきい値レベルのプログラム
中に前記ドレインと前記ソースとの間に流れる電流を監
視し、その電流が設定された基準電流に達したときプロ
グラムが停止されるように、前記第１電圧と第２電圧と
第３電圧のいずれかの印加を中断する。
めに、本発明の不揮発性メモリをプログラムする方法
は、コントロールゲート、フローティングゲート、ドレ
イン、ソース、及び前記ドレインとソースとの間に位置
したチャンネル領域から構成された不揮発性メモリセル
が、プログラムされ、前記チャンネル領域には反転層が
形成されるように、前記コントロールゲートには、２つ
以上のしきい値レベルのプログラム時に各しきい値レベ
ルのプログラムごとに対応して変化する第１電圧を加え
る一方、前記ドレインと前記ソースには、前記ドレイン
への印加電圧が前記ソースへの印加電圧より高いように
それぞれ第２電圧と第３電圧を加える。さらに、その不
揮発性メモリセルの前記各しきい値レベルのプログラム
中に前記ドレインと前記ソースとの間に流れる電流を監
視し、その電流が設定された基準電流に達したときプロ
グラムが停止されるように、前記第１電圧と第２電圧と
第３電圧のいずれかの印加を中断する。
【００１１】
【発明の実施の形態】図２は本発明のプログラム方法を
説明するための不揮発性メモリ装置の構成図である。図
２の構成図は第１電圧源６、第２電圧源７、第３電圧源
８、電流検出器９、及び図１（Ａ）に示した不揮発性メ
モリセル１０から構成される。ここで、図１（Ａ）に示
した不揮発性メモリセルのシンボルは最も一般的な構造
である。言い換えると、既存の多様な形態、即ち単純積
層構造、チャンネル分離形構造等の不揮発性メモリセル
をプログラム動作モードにおける構造に単純化すると、
図１（Ａ）のような構造となる。
説明するための不揮発性メモリ装置の構成図である。図
２の構成図は第１電圧源６、第２電圧源７、第３電圧源
８、電流検出器９、及び図１（Ａ）に示した不揮発性メ
モリセル１０から構成される。ここで、図１（Ａ）に示
した不揮発性メモリセルのシンボルは最も一般的な構造
である。言い換えると、既存の多様な形態、即ち単純積
層構造、チャンネル分離形構造等の不揮発性メモリセル
をプログラム動作モードにおける構造に単純化すると、
図１（Ａ）のような構造となる。
【００１２】ＰS は外部から供給されるプログラムスタ
ート信号であり、ＶSTはプログラム停止信号である。第
１電圧源６はマルチレベルのプログラム中のｉ番目のし
きい値レベルのプログラムのために、不揮発性メモリセ
ル１０のコントロールゲート１に電圧Ｖc,i(ｉ＝０、
１、２、・・・、ｎ−１）を供給する。従って、Ｖc,i
は各レベルに応じて異なった値を有する。第２電圧源７
はドレイン５へ電圧ＶD を加える。第３電圧源８はソー
ス３へ電圧ＶSを加える。ここで、ＶSは任意の値が可能
であるが、説明の便宜のために接地電圧と仮定する。こ
こで、ＩD,i（ｔ） はドレインに流れる電流である。
ート信号であり、ＶSTはプログラム停止信号である。第
１電圧源６はマルチレベルのプログラム中のｉ番目のし
きい値レベルのプログラムのために、不揮発性メモリセ
ル１０のコントロールゲート１に電圧Ｖc,i(ｉ＝０、
１、２、・・・、ｎ−１）を供給する。従って、Ｖc,i
は各レベルに応じて異なった値を有する。第２電圧源７
はドレイン５へ電圧ＶD を加える。第３電圧源８はソー
ス３へ電圧ＶSを加える。ここで、ＶSは任意の値が可能
であるが、説明の便宜のために接地電圧と仮定する。こ
こで、ＩD,i（ｔ） はドレインに流れる電流である。
【００１３】電流検出器は基準電流値ＩREF を有し、ｉ
番目のしきい値レベルのプログラム中にドレインに流れ
る電流ＩD,i（ｔ）が基準電流ＩREFに達するとプログラ
ムステップ信号ＶSTを発生させる。この時の時間ｔP,i
はｉ番目のしきい値レベルのプログラムが完了した時間
を意味する。ここで、電流検出器９の基準電流ＩREFは
本発明のプログラム方法を用いる不揮発性メモリセル１
０の電気的特性によって決定される。ドレイン５の電流
ＩD,i（ｔ）をさらに定義すると、ドレイン電流Ｉ
D,i（ｔ）は時間に従属的な電流値である。この電流値
ＩD,i（ｔ） は、ｉ番目のしきい値レベルのプログラム
中にフローティングゲート２における電圧ＶF,i（ｔ）
によってトリガされたドレイン５における電流値を意味
し、プローグラミングの初期に一番大きい値を有し、プ
ログラムの進行中に減少する。そして、その減少した値
が直流検出部９の基準電流ＩREF に達すると、電流検出
器９はプログラム停止信号ＶSTを発生させる。
番目のしきい値レベルのプログラム中にドレインに流れ
る電流ＩD,i（ｔ）が基準電流ＩREFに達するとプログラ
ムステップ信号ＶSTを発生させる。この時の時間ｔP,i
はｉ番目のしきい値レベルのプログラムが完了した時間
を意味する。ここで、電流検出器９の基準電流ＩREFは
本発明のプログラム方法を用いる不揮発性メモリセル１
０の電気的特性によって決定される。ドレイン５の電流
ＩD,i（ｔ）をさらに定義すると、ドレイン電流Ｉ
D,i（ｔ）は時間に従属的な電流値である。この電流値
ＩD,i（ｔ） は、ｉ番目のしきい値レベルのプログラム
中にフローティングゲート２における電圧ＶF,i（ｔ）
によってトリガされたドレイン５における電流値を意味
し、プローグラミングの初期に一番大きい値を有し、プ
ログラムの進行中に減少する。そして、その減少した値
が直流検出部９の基準電流ＩREF に達すると、電流検出
器９はプログラム停止信号ＶSTを発生させる。
【００１４】このような条件のもとで、２段レベル又は
マルチレベルのプログラム過程を図２乃至図４を参照し
て説明する。図３（Ａ）乃至（Ｇ）は図２の各ノードに
おける波形を示し、図４は本発明によるｉ番目のしきい
値レベルのプログラム過程を示すフローチャートであ
る。
マルチレベルのプログラム過程を図２乃至図４を参照し
て説明する。図３（Ａ）乃至（Ｇ）は図２の各ノードに
おける波形を示し、図４は本発明によるｉ番目のしきい
値レベルのプログラム過程を示すフローチャートであ
る。
【００１５】以下、図４のフローチャートを参照して本
発明による不揮発性メモリセルのプログラム方法を詳細
に説明する。まず、本発明による不揮発性メモリセル
は、前述したように、コントロールゲート１、フローテ
ィングゲート２、ドレイン５、ソース３、及び前記ドレ
イン５と前記ソース３との間に位置したチャンネル領域
４から構成されている。この不揮発性メモリセル１０を
プログラムするにあたって、コントロールゲート１に第
１電圧を、ドレイン５とソース６とにそれぞれ第２電圧
と第３電圧とを加える。第２電圧は第３電圧より高い。
前記第１電圧は２個上のしきい値レベルへプログラムす
るときの各しきい値レベルに対応して変化させる。前記
不揮発性メモリセル１０の前記各しきい値レベルのプロ
グラム中、前記ドレイン５と前記ソース３との間に流れ
る電流を監視する。その電流が設定された基準電流に達
したとき前記第１電圧、第２電圧、第３電圧のいずれか
の電圧の印加を中断して、プログラムを停止させる。
発明による不揮発性メモリセルのプログラム方法を詳細
に説明する。まず、本発明による不揮発性メモリセル
は、前述したように、コントロールゲート１、フローテ
ィングゲート２、ドレイン５、ソース３、及び前記ドレ
イン５と前記ソース３との間に位置したチャンネル領域
４から構成されている。この不揮発性メモリセル１０を
プログラムするにあたって、コントロールゲート１に第
１電圧を、ドレイン５とソース６とにそれぞれ第２電圧
と第３電圧とを加える。第２電圧は第３電圧より高い。
前記第１電圧は２個上のしきい値レベルへプログラムす
るときの各しきい値レベルに対応して変化させる。前記
不揮発性メモリセル１０の前記各しきい値レベルのプロ
グラム中、前記ドレイン５と前記ソース３との間に流れ
る電流を監視する。その電流が設定された基準電流に達
したとき前記第１電圧、第２電圧、第３電圧のいずれか
の電圧の印加を中断して、プログラムを停止させる。
【００１６】これを詳細に説明すると、下記の通りであ
る。プログラムを行う前には当該セルが消去状態にある
と仮定する。ここで、消去状態は最下位レベルであるレ
ベルゼロを意味する。ここで、Ｐ型基板（図３に図示せ
ず）上にｎ型チャンネルが形成される構造のフローティ
ングゲートＦＥＴと仮定する。まず、外部から２段レベ
ル又はマルチレベルのプログラムのために図３（Ａ）の
ようにプログラムスタート信号ＰS が供給される。ｉ番
目のしきい値レベルのプログラムのためにコントロール
ゲート１に加える電圧ＶC,i がセットされる。このプロ
グラムスタート信号ＰS が与えられるとともに、第１電
圧源６と第２電圧源７からは図３（Ｂ）に示した電圧Ｖ
C,iとＶDがコントロールゲート１とドレイン５にそれぞ
れ供給される。これにより、フローティングゲート２に
はｉ番目のしきい値レベルのプログラムのために電子が
注入される。ここで、フローティングゲート２に電圧を
供給するプログラムメカニズムは何でもかまわない。通
常、ホットキャリア注入又はトンネリングメカニズムの
いずれかを利用する。
る。プログラムを行う前には当該セルが消去状態にある
と仮定する。ここで、消去状態は最下位レベルであるレ
ベルゼロを意味する。ここで、Ｐ型基板（図３に図示せ
ず）上にｎ型チャンネルが形成される構造のフローティ
ングゲートＦＥＴと仮定する。まず、外部から２段レベ
ル又はマルチレベルのプログラムのために図３（Ａ）の
ようにプログラムスタート信号ＰS が供給される。ｉ番
目のしきい値レベルのプログラムのためにコントロール
ゲート１に加える電圧ＶC,i がセットされる。このプロ
グラムスタート信号ＰS が与えられるとともに、第１電
圧源６と第２電圧源７からは図３（Ｂ）に示した電圧Ｖ
C,iとＶDがコントロールゲート１とドレイン５にそれぞ
れ供給される。これにより、フローティングゲート２に
はｉ番目のしきい値レベルのプログラムのために電子が
注入される。ここで、フローティングゲート２に電圧を
供給するプログラムメカニズムは何でもかまわない。通
常、ホットキャリア注入又はトンネリングメカニズムの
いずれかを利用する。
【００１７】電圧ＶC,i、ＶDがコントロールゲート１と
ドレイン５に加えられたあと、フローティングゲート２
の電圧変化を監視するために電流検出器が動作する。ま
た、ＶC,iとＶDがコントロールゲート１とドレイン５に
加えられると、フローティングゲート２には図３（Ｃ）
に示すように、ｉ番目のしきい値レベルのプログラムの
ための電圧ＶF,i（ｔ） がフローティングゲート２に加
えられ、前記ＦＥＴのチャンネル領域に反転層が形成さ
れる。
ドレイン５に加えられたあと、フローティングゲート２
の電圧変化を監視するために電流検出器が動作する。ま
た、ＶC,iとＶDがコントロールゲート１とドレイン５に
加えられると、フローティングゲート２には図３（Ｃ）
に示すように、ｉ番目のしきい値レベルのプログラムの
ための電圧ＶF,i（ｔ） がフローティングゲート２に加
えられ、前記ＦＥＴのチャンネル領域に反転層が形成さ
れる。
【００１８】ソース３、ドレイン５、及びチャンネル領
域４は半導体基板（図示せず）にあるので、反転層が形
成されると、電流がドレイン５からチャンネル領域４を
経てソース３へ流れる。このとき、ドレイン５には電流
ＩD,i（ｔ） が流れることになる。図３（Ｄ）に示すよ
うに、この電流ＩD,i（ｔ） は最初に一番大きい値を有
し、プログラムが進行するにしたがって電子がフローテ
ィング２へ注入されてフローティングゲートの電圧が小
さくなるので、ＩD,i（ｔ） も減少する。
域４は半導体基板（図示せず）にあるので、反転層が形
成されると、電流がドレイン５からチャンネル領域４を
経てソース３へ流れる。このとき、ドレイン５には電流
ＩD,i（ｔ） が流れることになる。図３（Ｄ）に示すよ
うに、この電流ＩD,i（ｔ） は最初に一番大きい値を有
し、プログラムが進行するにしたがって電子がフローテ
ィング２へ注入されてフローティングゲートの電圧が小
さくなるので、ＩD,i（ｔ） も減少する。
【００１９】ｉ番目のしきい値レベルのプログラム中
に、電流検出器９はこのドレイン電流ＩD,i（ｔ） を監
視する。そして、その値が図３（Ｄ）に示すように、基
準電流ＩREF に達すると、ｉ番目のしきい値レベルのプ
ログラムが完了したと見なして、図３（Ｅ）に示すよう
にプログラム停止信号（ＶST）を出力する。ここで、電
流検出器９はドレイン５で電流ＩD,i（ｔ） を監視する
と説明したが、実質的には図３（Ｃ）と（Ｇ）に示した
ように、プログラム中にフローティングゲート２におけ
る電圧又は電荷量の変化を監視すると説明してもよい。
即ち、図３（Ｃ）に示すように、ドレイン電流が基準電
流ＩREF に達するとき、フローティングゲート電圧は基
準電流ＩREF に相応するフローティングゲート２におけ
る基準電圧ＶF REF 値に達する。また、電流ＩD,i（ｔ）
の監視はチャンネル領域４に形成されたその反転層の導
電度を監視することを意味すると説明してもよい。
に、電流検出器９はこのドレイン電流ＩD,i（ｔ） を監
視する。そして、その値が図３（Ｄ）に示すように、基
準電流ＩREF に達すると、ｉ番目のしきい値レベルのプ
ログラムが完了したと見なして、図３（Ｅ）に示すよう
にプログラム停止信号（ＶST）を出力する。ここで、電
流検出器９はドレイン５で電流ＩD,i（ｔ） を監視する
と説明したが、実質的には図３（Ｃ）と（Ｇ）に示した
ように、プログラム中にフローティングゲート２におけ
る電圧又は電荷量の変化を監視すると説明してもよい。
即ち、図３（Ｃ）に示すように、ドレイン電流が基準電
流ＩREF に達するとき、フローティングゲート電圧は基
準電流ＩREF に相応するフローティングゲート２におけ
る基準電圧ＶF REF 値に達する。また、電流ＩD,i（ｔ）
の監視はチャンネル領域４に形成されたその反転層の導
電度を監視することを意味すると説明してもよい。
【００２０】図２において、プログラム停止信号ＶSTは
第１電圧源と第２電圧源に加えられ、第１電圧源及び／
又は第２電圧源はこのプログラム停止信号ＶSTに応答し
て、図３（Ｂ）に示すように電圧ＶC,iと電圧ＶDをそれ
ぞれコントロールゲート１とドレイン５に供給するのを
中断する。即ち、ｔ＝ｔP,iの点で電流ＩD,i（ｔ）が基
準電流ＩREF 以下であると検出されると、ｉ番目のしき
い値レベルのプログラムが完了する。従って、時間ｔ
P,i はｉ番目のしきい値レベルがプログラムされた時間
を意味する。
第１電圧源と第２電圧源に加えられ、第１電圧源及び／
又は第２電圧源はこのプログラム停止信号ＶSTに応答し
て、図３（Ｂ）に示すように電圧ＶC,iと電圧ＶDをそれ
ぞれコントロールゲート１とドレイン５に供給するのを
中断する。即ち、ｔ＝ｔP,iの点で電流ＩD,i（ｔ）が基
準電流ＩREF 以下であると検出されると、ｉ番目のしき
い値レベルのプログラムが完了する。従って、時間ｔ
P,i はｉ番目のしきい値レベルがプログラムされた時間
を意味する。
【００２１】図３（Ｆ）はｉ番目のしきい値レベルのプ
ログラムが１と２の場合において、コントロールゲート
１におけるしきい値電圧ＶC TH,1、ＶC TH,2の時間に対す
る変化を示すグラフである。図３（Ｆ）はマルチレベル
のプログラム中にレベルの次数が増加するにしたがって
コントロールゲート１におけるしきい値電圧ＶC TH,1も
増加することを示している。従って、ＶC,1 を増加させ
てプログラムすればよい。ここで、一番目のレベルと２
番目のレベルのプログラム時間（それぞれｔP, 1、
ｔP,2）が互いに異なる理由は、各レベルに該当するコ
ントロールゲート電圧としきい値電圧の変化量が異なる
ためである。
ログラムが１と２の場合において、コントロールゲート
１におけるしきい値電圧ＶC TH,1、ＶC TH,2の時間に対す
る変化を示すグラフである。図３（Ｆ）はマルチレベル
のプログラム中にレベルの次数が増加するにしたがって
コントロールゲート１におけるしきい値電圧ＶC TH,1も
増加することを示している。従って、ＶC,1 を増加させ
てプログラムすればよい。ここで、一番目のレベルと２
番目のレベルのプログラム時間（それぞれｔP, 1、
ｔP,2）が互いに異なる理由は、各レベルに該当するコ
ントロールゲート電圧としきい値電圧の変化量が異なる
ためである。
【００２２】一方、図３（Ｇ）はｉ番目のしきい値レベ
ルが一番目又は２番目のしきい値レベルの場合におい
て、初期フローティングゲート２における電荷量ＱF,0
（０）から一番目のしきい値レベルのプログラムが完了
するＱF,1（ｔP,1）と、２番目のしきい値レベルのプロ
グラムが完了するＱF,2（ｔP,2）までのフローティング
ゲート２における電荷変化量を示すグラフである。図３
（Ｇ）によれば、フローティングゲートにおける電圧Ｖ
F,1（ｔ）とＶF,2（ｔ）が基準電流ＩREFに相応するフ
ローティングゲートにおける基準電圧ＶF RE Fに達すると
き（ｔ＝ｔP,i、ｔ＝ｔP,2）、 フローティングゲート
２における電荷量は初期値ＱF,0（０）からそれぞれＱ
F,1（ｔP、1）とＱF,2（ｔP,2） まで増加することがわ
かる。
ルが一番目又は２番目のしきい値レベルの場合におい
て、初期フローティングゲート２における電荷量ＱF,0
（０）から一番目のしきい値レベルのプログラムが完了
するＱF,1（ｔP,1）と、２番目のしきい値レベルのプロ
グラムが完了するＱF,2（ｔP,2）までのフローティング
ゲート２における電荷変化量を示すグラフである。図３
（Ｇ）によれば、フローティングゲートにおける電圧Ｖ
F,1（ｔ）とＶF,2（ｔ）が基準電流ＩREFに相応するフ
ローティングゲートにおける基準電圧ＶF RE Fに達すると
き（ｔ＝ｔP,i、ｔ＝ｔP,2）、 フローティングゲート
２における電荷量は初期値ＱF,0（０）からそれぞれＱ
F,1（ｔP、1）とＱF,2（ｔP,2） まで増加することがわ
かる。
【００２３】図５（Ａ）を参照して、本発明の重要な結
果である、コントロールゲート１に加えられる電圧Ｖ
C、1 とそのレベルのしきい値電圧との関係について説明
する。図５（Ａ）は図１の不揮発性メモリのキャパスタ
ンス等価回路図である。図５（Ａ）において、ＣC はコ
ントロールゲート１とフローティングゲート２との間の
キャパシタンスを、ＣD はドレイン５とフローティング
ゲート２との間のキャパシタンスを、ＣS はソース（基
板を含む）とフローティングゲート２との間のキャパシ
タンスを示す。
果である、コントロールゲート１に加えられる電圧Ｖ
C、1 とそのレベルのしきい値電圧との関係について説明
する。図５（Ａ）は図１の不揮発性メモリのキャパスタ
ンス等価回路図である。図５（Ａ）において、ＣC はコ
ントロールゲート１とフローティングゲート２との間の
キャパシタンスを、ＣD はドレイン５とフローティング
ゲート２との間のキャパシタンスを、ＣS はソース（基
板を含む）とフローティングゲート２との間のキャパシ
タンスを示す。
【００２４】これらキャパシタンスの和ＣTは下記の式
（１）で表れる。 ＣT＝ＣC＋ＣD＋ＤS．．．．．．．．．．．．．．（１） 尚、前記各キャパシタンスの結合係数は下記の式（２）
によって定義される。 αC＝ＣC／ＣT、αD＝ＣD／ＣT、αS＝ＣS／ＣT、．．．．（２）
（１）で表れる。 ＣT＝ＣC＋ＣD＋ＤS．．．．．．．．．．．．．．（１） 尚、前記各キャパシタンスの結合係数は下記の式（２）
によって定義される。 αC＝ＣC／ＣT、αD＝ＣD／ＣT、αS＝ＣS／ＣT、．．．．（２）
【００２５】図５（Ａ）でプログラム中のフローティン
グゲート２における電圧は一般的に下記の式（３）で表
れる。 ＶF（ｔ）＝αCＶC＋αDＶD＋αSＶS＋ＱF（ｔ）／ＣT ＝αC[ＶC−ＶC TH（ｔ）]＋αDＶD＋αSＶS．．（３） 式（３）において、ＱF（ｔ）は時間ｔにおけるフロー
ティングゲート２の電荷量を意味する。プログラム時の
コントロールゲート１におけるしきい値電圧Ｖ
C TH（ｔ）は下記の式（４）によって定義される。 ＶC TH（ｔ）＝−ＱF（ｔ）／ＣC ．．．．．（４） 即ち、式（４）のＶC TH（ｔ）は時間ｔにおけるコント
ロールゲート１で測定されたしきい値電圧シフトを意味
する。
グゲート２における電圧は一般的に下記の式（３）で表
れる。 ＶF（ｔ）＝αCＶC＋αDＶD＋αSＶS＋ＱF（ｔ）／ＣT ＝αC[ＶC−ＶC TH（ｔ）]＋αDＶD＋αSＶS．．（３） 式（３）において、ＱF（ｔ）は時間ｔにおけるフロー
ティングゲート２の電荷量を意味する。プログラム時の
コントロールゲート１におけるしきい値電圧Ｖ
C TH（ｔ）は下記の式（４）によって定義される。 ＶC TH（ｔ）＝−ＱF（ｔ）／ＣC ．．．．．（４） 即ち、式（４）のＶC TH（ｔ）は時間ｔにおけるコント
ロールゲート１で測定されたしきい値電圧シフトを意味
する。
【００２６】前記しきい値電圧シフトとは、フローティ
ングゲート１２に蓄積された電荷に起因するコントロー
ルゲート１で測定されたしきい値電圧をいう。なお、フ
ローティングゲート３におけるしきい値電圧ＶF TH は、
図１のフローティングゲート２、ドレイン５、及びソー
ス３から構成されたＦＥＴの与えられたしきい値電圧で
あって、それは図１に示した不揮発性メモリの製造時に
チャンネルイオン注入とゲート絶縁膜の厚さのような製
造工程の条件によって決定される。したがって、フロー
ティングゲート２のしきい値電圧ＶF TH はいつも一定で
ある。しかし、コントロールゲート１のしきい値電圧Ｖ
C TH はフローティングゲート２における電荷ＱF の量に
よって決定される。
ングゲート１２に蓄積された電荷に起因するコントロー
ルゲート１で測定されたしきい値電圧をいう。なお、フ
ローティングゲート３におけるしきい値電圧ＶF TH は、
図１のフローティングゲート２、ドレイン５、及びソー
ス３から構成されたＦＥＴの与えられたしきい値電圧で
あって、それは図１に示した不揮発性メモリの製造時に
チャンネルイオン注入とゲート絶縁膜の厚さのような製
造工程の条件によって決定される。したがって、フロー
ティングゲート２のしきい値電圧ＶF TH はいつも一定で
ある。しかし、コントロールゲート１のしきい値電圧Ｖ
C TH はフローティングゲート２における電荷ＱF の量に
よって決定される。
【００２７】各しきい値レベルのプログラムは、フロー
ティングゲート２における電圧 ＶF（ｔ）がフローティ
ングゲート２における基準電圧ＶF REFに達したとき停止
される。即ち、この時点はドレイン５の電流ＩD（ｔ）
が基準電流ＩREFに達する時点に該当し、且つプログラ
ムが完了する時点ｔP に該当する。
ティングゲート２における電圧 ＶF（ｔ）がフローティ
ングゲート２における基準電圧ＶF REFに達したとき停止
される。即ち、この時点はドレイン５の電流ＩD（ｔ）
が基準電流ＩREFに達する時点に該当し、且つプログラ
ムが完了する時点ｔP に該当する。
【００２８】従って、各しきい値レベルのプログラム時
にプログラム終了時のフローティングゲート２の電圧Ｖ
F（ｔP） は下記の式（５）のように表すことができ
る。 ＶF（ｔP）＝ＶF REF＝αC［ＶC−ＶC TH（ｔP）］＋αDＶD ＋αSＶS．．．．．．（５） 前記式（５）を第１電圧源からコントロールゲート１へ
印加される電圧ＶC によって変形すると、下記の式
（６）で表れる。 ＶC＝ＶC TH（ｔP）＋｛ＶF REF−αDＶD−αSＶS｝／αC ＝ＶC TH（ｔP）＋Ｖ1 ．．．．．．．．．．．（６） ここで、Ｖ1は下記の式（７）で定義される。 Ｖ1 ＝｛ＶF REF−αDＶD−αSＶS｝／αC ．．．．（７）
にプログラム終了時のフローティングゲート２の電圧Ｖ
F（ｔP） は下記の式（５）のように表すことができ
る。 ＶF（ｔP）＝ＶF REF＝αC［ＶC−ＶC TH（ｔP）］＋αDＶD ＋αSＶS．．．．．．（５） 前記式（５）を第１電圧源からコントロールゲート１へ
印加される電圧ＶC によって変形すると、下記の式
（６）で表れる。 ＶC＝ＶC TH（ｔP）＋｛ＶF REF−αDＶD−αSＶS｝／αC ＝ＶC TH（ｔP）＋Ｖ1 ．．．．．．．．．．．（６） ここで、Ｖ1は下記の式（７）で定義される。 Ｖ1 ＝｛ＶF REF−αDＶD−αSＶS｝／αC ．．．．（７）
【００２９】ここで、各レベルのプログラム終了時点で
Ｖ1 が固定された定数値となるように、ドレイン電圧Ｖ
Dとソース電圧ＶSと基準電圧ＶF REFの３つのパラメータ
を調節すると、コントロールゲート電圧ＶCとしきい値
電圧シフトＶC THは互いに線形的な関係になる。Ｖ1 が
固定された定数値となるようにする一番簡単な方法は、
それぞれのドレイン電圧ＶDとソース電圧ＶSと基準電圧
ＶF REFを各レベルのプログラムに対して固定された定数
値で加える方法である。
Ｖ1 が固定された定数値となるように、ドレイン電圧Ｖ
Dとソース電圧ＶSと基準電圧ＶF REFの３つのパラメータ
を調節すると、コントロールゲート電圧ＶCとしきい値
電圧シフトＶC THは互いに線形的な関係になる。Ｖ1 が
固定された定数値となるようにする一番簡単な方法は、
それぞれのドレイン電圧ＶDとソース電圧ＶSと基準電圧
ＶF REFを各レベルのプログラムに対して固定された定数
値で加える方法である。
【００３０】しかし、式（５）から分かるように、ドレ
イン電圧ＶD及びソース電圧ＶSは各レベルのプログラム
の終了時点における値だけ同一であれば良い。つまり、
ドレイン電圧ＶD及びソース電圧ＶSはプログラム中に時
間に応じて変化させることもでき、各レベルのプログラ
ム終了時点における値が同一であればよいということで
ある。尚、式（７）で結合係数αDとαSの値がαCの値
より非常に小さい場合には、αDとαSを含む二つの項は
無視してもかまわない。また、式（５）で各レベルのコ
ントロールゲート電圧ＶC も時間に応じて変わることも
ある。この場合、式（５）のＶC 値は各レベルのプログ
ラム終了時点の値となる。
イン電圧ＶD及びソース電圧ＶSは各レベルのプログラム
の終了時点における値だけ同一であれば良い。つまり、
ドレイン電圧ＶD及びソース電圧ＶSはプログラム中に時
間に応じて変化させることもでき、各レベルのプログラ
ム終了時点における値が同一であればよいということで
ある。尚、式（７）で結合係数αDとαSの値がαCの値
より非常に小さい場合には、αDとαSを含む二つの項は
無視してもかまわない。また、式（５）で各レベルのコ
ントロールゲート電圧ＶC も時間に応じて変わることも
ある。この場合、式（５）のＶC 値は各レベルのプログ
ラム終了時点の値となる。
【００３１】上述したように、各レベルのプログラムに
対してＶ1 が一定値となるようにすることにより、ｉ番
目のしきい値レベルのプログラムのために要求されるコ
ントロールゲートの電圧ＶC,i は式（７）によって下記
の式（８）で表わすことができる。 ＶC,i＝ＶTH,i＋Ｖ1．．．．．．．．．．．（８） ここでｉ＝０，１，２，３，４，．．．．ｎ−１であ
る。この式より、プログラムしようとするしきい値レベ
ルとそれに相応して印加されるコントロールゲート電圧
は傾きが１である線形の関係にあることがわかる。図５
（Ｂ）はこのような結果をよく示している。
対してＶ1 が一定値となるようにすることにより、ｉ番
目のしきい値レベルのプログラムのために要求されるコ
ントロールゲートの電圧ＶC,i は式（７）によって下記
の式（８）で表わすことができる。 ＶC,i＝ＶTH,i＋Ｖ1．．．．．．．．．．．（８） ここでｉ＝０，１，２，３，４，．．．．ｎ−１であ
る。この式より、プログラムしようとするしきい値レベ
ルとそれに相応して印加されるコントロールゲート電圧
は傾きが１である線形の関係にあることがわかる。図５
（Ｂ）はこのような結果をよく示している。
【００３２】ここで、式（４）によってフローティング
ゲート２の電荷量もコントロールゲート電圧と線形の関
係にあることがわかる。尚、上述したようにＶ1 は一定
値なので、マルチレベルのプログラム時コントロールゲ
ート１に印加される電圧のｉ番目のシフト値△ＶC,i は
下記の式（９）で表される。 ΔＶC,i＝ΔＶC TH,i．．．．．．．．（９） 式（８）と式（９）より、２段レベル又はマルチレベル
のプログラム時に最下位レベルである消去状態から各し
きい値レベルまでのシフト値△ＶC TH,i が決定される
と、該当レベルのプログラムでは既に知っている最下位
レベルのプログラムに使用したＶC,0値に所望のしきい
値レベルのシフト値（△ＶC TH,i）を加えた値をコント
ロールゲート電圧に加え、プログラムが自動的に完了す
ることを待てばよい。
ゲート２の電荷量もコントロールゲート電圧と線形の関
係にあることがわかる。尚、上述したようにＶ1 は一定
値なので、マルチレベルのプログラム時コントロールゲ
ート１に印加される電圧のｉ番目のシフト値△ＶC,i は
下記の式（９）で表される。 ΔＶC,i＝ΔＶC TH,i．．．．．．．．（９） 式（８）と式（９）より、２段レベル又はマルチレベル
のプログラム時に最下位レベルである消去状態から各し
きい値レベルまでのシフト値△ＶC TH,i が決定される
と、該当レベルのプログラムでは既に知っている最下位
レベルのプログラムに使用したＶC,0値に所望のしきい
値レベルのシフト値（△ＶC TH,i）を加えた値をコント
ロールゲート電圧に加え、プログラムが自動的に完了す
ることを待てばよい。
【００３３】ここで、各レベルのプログラムに対してＶ
F REFは一定値であり、ＶC,i は上位レベルに行けば行く
ほど増加する値であるので、ドレイン電流の初期値 Ｉ
D,i（０）も上位レベルに行けば行くほど増加する。こ
のような過程は図５（Ｃ）によく表れている。ところ
が、各レベルのプログラム終了時点はメモリセルの電気
的な特性と各ノードに加えられる電圧によって変わるこ
ともある。
F REFは一定値であり、ＶC,i は上位レベルに行けば行く
ほど増加する値であるので、ドレイン電流の初期値 Ｉ
D,i（０）も上位レベルに行けば行くほど増加する。こ
のような過程は図５（Ｃ）によく表れている。ところ
が、各レベルのプログラム終了時点はメモリセルの電気
的な特性と各ノードに加えられる電圧によって変わるこ
ともある。
【００３４】ここで、最下位レベルのプログラムのため
のコントロールゲート電圧ＶC,0 と基準電流値ＩREF を
決定する方法について説明する。まず、与えれたメモリ
セルの所望の最下位レベル値ＶC TH,oとドレイン電圧ＶD
及びソース電圧ＶSが決定されると、式（７）と式
（８）よりＶC、0とフローティングゲート２における基
準電圧ＶF REFの２つのバラメータが残ることになる。こ
こで、ドレイン電圧ＶD及びソース電圧ＶSは固定された
値なので、ＶF REFは基準電流値ＩREF に１対１で対応す
る。次に、メモリセルをＶC TH,0で調節した後、ＶC,0と
ＶD及びＶSをメモリセルに印加した後、初期ドレイン電
流値ＩD,0（０）を測定する。この時のＩD,0（０）値は
ＩREF値となる。ここで、ＶC,0はプログラム時間と最大
コントロールゲート電圧ＶC,n-1を考慮して決定する。
ＶC,0が決定されると、前述した方法でＩREF値を求める
ことができる。ＩREF 値はその他にもいろいろな方法で
測定することができる。以上、式（７）で表れるＶ1 値
を各レベルのプログラムに対して固定された定数値とす
る場合について説明した。
のコントロールゲート電圧ＶC,0 と基準電流値ＩREF を
決定する方法について説明する。まず、与えれたメモリ
セルの所望の最下位レベル値ＶC TH,oとドレイン電圧ＶD
及びソース電圧ＶSが決定されると、式（７）と式
（８）よりＶC、0とフローティングゲート２における基
準電圧ＶF REFの２つのバラメータが残ることになる。こ
こで、ドレイン電圧ＶD及びソース電圧ＶSは固定された
値なので、ＶF REFは基準電流値ＩREF に１対１で対応す
る。次に、メモリセルをＶC TH,0で調節した後、ＶC,0と
ＶD及びＶSをメモリセルに印加した後、初期ドレイン電
流値ＩD,0（０）を測定する。この時のＩD,0（０）値は
ＩREF値となる。ここで、ＶC,0はプログラム時間と最大
コントロールゲート電圧ＶC,n-1を考慮して決定する。
ＶC,0が決定されると、前述した方法でＩREF値を求める
ことができる。ＩREF 値はその他にもいろいろな方法で
測定することができる。以上、式（７）で表れるＶ1 値
を各レベルのプログラムに対して固定された定数値とす
る場合について説明した。
【００３５】一方、もしＶ1 値が各レベルのプログラム
ごとに変わるように式（７）のバラメータを調節する
と、式（８）から分かるように、コントロールゲート電
圧ＶC, iとそれに相応するしきい値電圧ＶC TH,1は非線形
の関係を有する。従って、コントロールゲート電圧のシ
フト値とそれに相応するしきい値電圧のシフト値は互い
に異なる値となる。
ごとに変わるように式（７）のバラメータを調節する
と、式（８）から分かるように、コントロールゲート電
圧ＶC, iとそれに相応するしきい値電圧ＶC TH,1は非線形
の関係を有する。従って、コントロールゲート電圧のシ
フト値とそれに相応するしきい値電圧のシフト値は互い
に異なる値となる。
【００３６】この場合には各レベルごとに基準電流Ｉ
REF 値を適切に調節して各レベルに該当するしきい値電
圧を所望の値でプログラムすることができる。ただ、こ
の場合、コントロールゲート電圧ＶC,iとそれに相応す
るしき電圧ＶC TH,iは非線形の関係にあるので、これら
の間の関係を実験的に見つけなければならない。尚、上
述した本発明の概念はプログラムメカニズムとは関係な
く説明されたので、本発明の概念は式（３）で表れるど
んな方式のプログラムメカニズムにも適用することがで
きる。
REF 値を適切に調節して各レベルに該当するしきい値電
圧を所望の値でプログラムすることができる。ただ、こ
の場合、コントロールゲート電圧ＶC,iとそれに相応す
るしき電圧ＶC TH,iは非線形の関係にあるので、これら
の間の関係を実験的に見つけなければならない。尚、上
述した本発明の概念はプログラムメカニズムとは関係な
く説明されたので、本発明の概念は式（３）で表れるど
んな方式のプログラムメカニズムにも適用することがで
きる。
【００３７】もしホットキャリア注入方式を用いる場合
には、ソース電圧は接地し、ドレイン電圧とコントロー
ルゲート電圧はホットキャリアの注入によるプログラム
が起こりうるように充分高いポジティブ電圧を加える。
ドレインとソースとの間に電流が流れ、このプログラム
電流を監視してＩREF 値に達するときプログラムを中止
する。トンネリング方式を用いる場合には、コントロー
ルゲート１にはポジティブ電圧を加え、ドレイン５とソ
ース３には０より小さいか同じ電圧を印加してフローテ
ィングゲート２、ドレイン５、ソース３、又はチャンネ
ル領域４の間にトンネリングが起こりうるほど充分に電
界がかかることになる。このとき、ドレイン電圧はソー
ス電圧より大きい値を加えてドレイン５とソース３との
間に電流が流れるようにし、この電流を監視してＩREF
値に達するときプログラムを中止する。尚、ドレイン５
又はソース３にネガティブ電圧を加える時、前記ドレイ
ン５とソース３がｎ型の半導体不純物領域であり且つ基
板がｐ型の半導体である場合には、ドレイン５とソース
３に印加される電圧より低いか同一の電圧を基板に印加
しなければならない。以上２段レベル又はマルチレベル
のプログラム方法を記述した。
には、ソース電圧は接地し、ドレイン電圧とコントロー
ルゲート電圧はホットキャリアの注入によるプログラム
が起こりうるように充分高いポジティブ電圧を加える。
ドレインとソースとの間に電流が流れ、このプログラム
電流を監視してＩREF 値に達するときプログラムを中止
する。トンネリング方式を用いる場合には、コントロー
ルゲート１にはポジティブ電圧を加え、ドレイン５とソ
ース３には０より小さいか同じ電圧を印加してフローテ
ィングゲート２、ドレイン５、ソース３、又はチャンネ
ル領域４の間にトンネリングが起こりうるほど充分に電
界がかかることになる。このとき、ドレイン電圧はソー
ス電圧より大きい値を加えてドレイン５とソース３との
間に電流が流れるようにし、この電流を監視してＩREF
値に達するときプログラムを中止する。尚、ドレイン５
又はソース３にネガティブ電圧を加える時、前記ドレイ
ン５とソース３がｎ型の半導体不純物領域であり且つ基
板がｐ型の半導体である場合には、ドレイン５とソース
３に印加される電圧より低いか同一の電圧を基板に印加
しなければならない。以上２段レベル又はマルチレベル
のプログラム方法を記述した。
【００３８】以下、前記プログラム方式を用いた消去方
法について説明する。消去は、フローティングゲート、
ソース３、ドレイン５、又はチャンネル領域４の間にフ
ローティングゲート２に蓄積された電荷キャリアを消去
できる程度の強い電界をかける。各端子に電圧を加えて
トンネリングによって前記ソース３、ドレイン５、又は
チャンネル領域４へ電荷キャリアが消去されるようにす
る。本実施態様によれば、消去状態とは最下位しきい値
レベル、即ちＶC TH,0 の場合を意味する。即ち、与えら
れた消去ブロック内の全ての不揮発性メモリセルは、一
番低いレベルにプログラムする。従って、消去過程は次
のステップによって容易に得られる。
法について説明する。消去は、フローティングゲート、
ソース３、ドレイン５、又はチャンネル領域４の間にフ
ローティングゲート２に蓄積された電荷キャリアを消去
できる程度の強い電界をかける。各端子に電圧を加えて
トンネリングによって前記ソース３、ドレイン５、又は
チャンネル領域４へ電荷キャリアが消去されるようにす
る。本実施態様によれば、消去状態とは最下位しきい値
レベル、即ちＶC TH,0 の場合を意味する。即ち、与えら
れた消去ブロック内の全ての不揮発性メモリセルは、一
番低いレベルにプログラムする。従って、消去過程は次
のステップによって容易に得られる。
【００３９】まず、選択されたブロック内の全てのセル
のしきい値レベルをレベルゼロ、即ちＶC TH,0 以下とな
るように消去する。次に、ＶC,0 のレベルゼロ値コント
ロールゲート１の電圧をもって、その選択されたすべて
のセルをプログラムする。ここで、ＶC,0 値は前述した
ように適切な値に定めることができる。このように消去
状態は上述したプログラム技法によってなされるので、
過剰消去の問題を除去することができる。
のしきい値レベルをレベルゼロ、即ちＶC TH,0 以下とな
るように消去する。次に、ＶC,0 のレベルゼロ値コント
ロールゲート１の電圧をもって、その選択されたすべて
のセルをプログラムする。ここで、ＶC,0 値は前述した
ように適切な値に定めることができる。このように消去
状態は上述したプログラム技法によってなされるので、
過剰消去の問題を除去することができる。
【００４０】
【発明の効果】上述したように、本発明によれば次の利
点が得られる。各しきい値レベルのプログラムごとにコ
ントロールゲート１の電圧のみを変えてやればよいの
で、容易にマルチレベルのプログラムを行うことができ
る。各しきい値電圧レベルとそれに相応する各コントロ
ールゲート電圧は、互いに線形の関係にあり、しきい値
電圧のシフト値はコントロールゲート電圧のシフト値と
一致するので、各レベルのしきい値電圧のシフトを正確
に調節することができる。消去状態は任意のコントロー
ルゲート電圧を用いる最下位レベルのプログラムによっ
て調節するので、基本的に過剰消去の問題はない。不揮
発性メモリセル自体でプログラム及び読み取りを同時に
行うので、プログラムされた内容を検証するための回路
が別に求められることなく、プログラムの速度が速くな
る。消去前に事前プログラムが不要である。本発明によ
れば、マルチレベルのプログラムの正確度、即ちプログ
ラムされたしきい値電圧のエラー分散がただ不揮発性メ
モリの製造工程時に固定されるバラメータと加えられた
バイアス電圧とによって正確に決定される。従って、本
発明による不揮発性メモリの各レベルのしきい値電圧の
エラー分散は多くの回数のプログラム／消去サイクルに
従属しない。なお、プログラム中であっても、酸化膜へ
の電荷のトラップやチャンネル移動度やビットライン抵
抗等の不安定で予測不可能な電気的要素に対して従属し
ない。本発明による不揮発性メモリのプログラム方式は
コントロールゲート電圧による電圧制御方式であって、
電流制御方式に比べて一層正確で容易にマルチレベルの
プログラムを行うことができる。
点が得られる。各しきい値レベルのプログラムごとにコ
ントロールゲート１の電圧のみを変えてやればよいの
で、容易にマルチレベルのプログラムを行うことができ
る。各しきい値電圧レベルとそれに相応する各コントロ
ールゲート電圧は、互いに線形の関係にあり、しきい値
電圧のシフト値はコントロールゲート電圧のシフト値と
一致するので、各レベルのしきい値電圧のシフトを正確
に調節することができる。消去状態は任意のコントロー
ルゲート電圧を用いる最下位レベルのプログラムによっ
て調節するので、基本的に過剰消去の問題はない。不揮
発性メモリセル自体でプログラム及び読み取りを同時に
行うので、プログラムされた内容を検証するための回路
が別に求められることなく、プログラムの速度が速くな
る。消去前に事前プログラムが不要である。本発明によ
れば、マルチレベルのプログラムの正確度、即ちプログ
ラムされたしきい値電圧のエラー分散がただ不揮発性メ
モリの製造工程時に固定されるバラメータと加えられた
バイアス電圧とによって正確に決定される。従って、本
発明による不揮発性メモリの各レベルのしきい値電圧の
エラー分散は多くの回数のプログラム／消去サイクルに
従属しない。なお、プログラム中であっても、酸化膜へ
の電荷のトラップやチャンネル移動度やビットライン抵
抗等の不安定で予測不可能な電気的要素に対して従属し
ない。本発明による不揮発性メモリのプログラム方式は
コントロールゲート電圧による電圧制御方式であって、
電流制御方式に比べて一層正確で容易にマルチレベルの
プログラムを行うことができる。
【図１】 （Ａ）は一番一般的な不揮発性メモリセルの
回路図であり、（Ｂ）は図１（Ａ）による不揮発性メモ
リセルの自動検証プログラムの原理を説明するためのグ
ラフである。
回路図であり、（Ｂ）は図１（Ａ）による不揮発性メモ
リセルの自動検証プログラムの原理を説明するためのグ
ラフである。
【図２】 本発明の実施形態による電流検出を用いたプ
ログラム方法を説明するダイアグラムである。
ログラム方法を説明するダイアグラムである。
【図３】 図２の各ノードにおける波形を示す波形図で
ある。
ある。
【図４】 本発明の実施形態による２段レベル又はマル
チレベルのプログラム過程を示すフローチャートであ
る。
チレベルのプログラム過程を示すフローチャートであ
る。
【図５】 （Ａ）は図１（Ａ）に示した不揮発性メモリ
セルのキャパシタンス等価回路図であり、（Ｂ）はプロ
グラムしようとするしきい値レベルとそれに相応して印
加されるコントロールゲートの電圧との関係を示すグラ
フであり、（Ｃ）は各レベルのプログラムの開始から終
了までのドレイン電流の変化を示すグラフである。
セルのキャパシタンス等価回路図であり、（Ｂ）はプロ
グラムしようとするしきい値レベルとそれに相応して印
加されるコントロールゲートの電圧との関係を示すグラ
フであり、（Ｃ）は各レベルのプログラムの開始から終
了までのドレイン電流の変化を示すグラフである。
１ コントロールゲート ２ フローティングゲート ３ ソース ４ チャンネル領域 ５ ドレイン ６ 第１電圧源 ７ 第２電圧源 ８ 第３電圧源 ９ 電流検出器 １０ 不揮発性メモリセル
Claims (2)
- 【請求項１】 コントロールゲート（１）、フローティ
ングゲート（２）、ドレイン（５）、ソース（３）、及
び前記ドレイン（５）とソース（３）との間に位置した
チャンネル領域（４）を有する不揮発性メモリセル（１
０）をプログラムする方法において、 前記不揮発性メモリセル（１０）をプログラムし、前記
チャンネル領域（４）に反転層が形成されるように、２
つ以上のしきい値レベルのプログラムの各しきい値レベ
ルに対応して変える第１電圧を前記コントロールゲート
（１）に加え、前記ドレイン（５）へ第２電圧を、前記
ソース（３）に第３電圧を前記ドレイン（５）への印加
電圧が前記ソース（３）への印加電圧より高くなるよう
に加えるステップと、 前記不揮発性メモリセル（１０）の前記各しきい値レベ
ルのプログラム中に前記ドレイン（５）と前記ソース
（３）との間に流れる電流を監視し、その電流が設定さ
れた基準電流に達したときプログラムを停止するよう
に、前記コントロールゲート（１）と前記ドレイン
（５）と前記ソース（３）にそれぞれ加えられている第
１電圧と第２電圧と第３電圧のいずれかの電圧の印加を
中断するステップとを備えることを特徴とする不揮発性
メモリをプログラムする方法。 - 【請求項２】 前記基準電流は前記各しきい値レベルの
プログラム時に固定された電流値であることを特徴とす
る請求項１記載の不揮発性メモリをプログラムする方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| KR30440/1995 | 1995-09-18 | ||
| KR1019950030440A KR0172831B1 (ko) | 1995-09-18 | 1995-09-18 | 비휘발성 메모리를 프로그램하는 방법 |
Publications (2)
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| JPH0991980A true JPH0991980A (ja) | 1997-04-04 |
| JP3211146B2 JP3211146B2 (ja) | 2001-09-25 |
Family
ID=19427071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP6518996A Expired - Lifetime JP3211146B2 (ja) | 1995-09-18 | 1996-02-28 | 不揮発性メモリをプログラムする方法 |
Country Status (10)
| Country | Link |
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| US (1) | US5566111A (ja) |
| EP (1) | EP0763829B1 (ja) |
| JP (1) | JP3211146B2 (ja) |
| KR (1) | KR0172831B1 (ja) |
| CN (1) | CN1104010C (ja) |
| DE (1) | DE69636063T2 (ja) |
| MY (1) | MY115787A (ja) |
| RU (1) | RU2111555C1 (ja) |
| SG (1) | SG68590A1 (ja) |
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| MY115787A (en) | 2003-09-30 |
| CN1146052A (zh) | 1997-03-26 |
| KR970016941A (ko) | 1997-04-28 |
| DE69636063T2 (de) | 2006-11-23 |
| EP0763829A3 (en) | 1998-10-21 |
| TW284884B (en) | 1996-09-01 |
| EP0763829A2 (en) | 1997-03-19 |
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