JPS6259924B2 - - Google Patents
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- JPS6259924B2 JPS6259924B2 JP54016981A JP1698179A JPS6259924B2 JP S6259924 B2 JPS6259924 B2 JP S6259924B2 JP 54016981 A JP54016981 A JP 54016981A JP 1698179 A JP1698179 A JP 1698179A JP S6259924 B2 JPS6259924 B2 JP S6259924B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F5/00—Apparatus for producing preselected time intervals for use as timing standards
- G04F5/04—Apparatus for producing preselected time intervals for use as timing standards using oscillators with electromechanical resonators producing electric oscillations or timing pulses
- G04F5/06—Apparatus for producing preselected time intervals for use as timing standards using oscillators with electromechanical resonators producing electric oscillations or timing pulses using piezoelectric resonators
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
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- Physics & Mathematics (AREA)
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- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、低電力消費で、広範な電圧範囲を確
実に動作する水晶発振器に関するものである。
実に動作する水晶発振器に関するものである。
従来、時計用の水晶発振器は、コンプリメンタ
リ反転増巾回路の入・出力端子間を高抵抗素子を
介して接続して増巾状態にバイアスし、この高抵
抗素子と並列に水晶振動子を接続し、入力端及び
出力端と接地との間にコンデンサを接続してπ型
共振回路を構成し、発振させた。第８図は従来の
水晶発振回路である。８０１はＰチヤネル電界効
果トランジスタ、８０２はＮチヤネル電界効果ト
ランジスタであつて、コンプリメンタリ反転増巾
回路を構成する。８０３はバイアス用高抵抗、８
０４は出力抵抗、８０５は出力コンデンサ、８０
６は入力コンデンサ、８０７は水晶振動子、８０
８は電源電池である。
リ反転増巾回路の入・出力端子間を高抵抗素子を
介して接続して増巾状態にバイアスし、この高抵
抗素子と並列に水晶振動子を接続し、入力端及び
出力端と接地との間にコンデンサを接続してπ型
共振回路を構成し、発振させた。第８図は従来の
水晶発振回路である。８０１はＰチヤネル電界効
果トランジスタ、８０２はＮチヤネル電界効果ト
ランジスタであつて、コンプリメンタリ反転増巾
回路を構成する。８０３はバイアス用高抵抗、８
０４は出力抵抗、８０５は出力コンデンサ、８０
６は入力コンデンサ、８０７は水晶振動子、８０
８は電源電池である。
先に記述した従来の水晶発振器は、構成が単純
なために時計用の基準発振器としてよく使用され
ている。しかしながらこのような発振では、電源
電圧の半分に固定バイアスされるため反転増巾回
路を構成する２つの電界効果トランジスタ８０１
と８０２の各閾値電圧の絶対値の和より大なる電
圧が印加されないと発振をスタートできず、又、
各閾値の絶対値の和以上の電源電圧で、電圧増加
分の２乗に比例する貫通電流が、両トランジスタ
のドレインを通じて流れるので、動作電圧マージ
ンを大にした場合、極めて無駄な消費電流が多く
なる。
なために時計用の基準発振器としてよく使用され
ている。しかしながらこのような発振では、電源
電圧の半分に固定バイアスされるため反転増巾回
路を構成する２つの電界効果トランジスタ８０１
と８０２の各閾値電圧の絶対値の和より大なる電
圧が印加されないと発振をスタートできず、又、
各閾値の絶対値の和以上の電源電圧で、電圧増加
分の２乗に比例する貫通電流が、両トランジスタ
のドレインを通じて流れるので、動作電圧マージ
ンを大にした場合、極めて無駄な消費電流が多く
なる。
また直流動作と支流動作とに分けて考えると、
第８図に示した従来の発振器は、直流バイアス動
作と支流動作とが相関関係にあるために、低電力
化を成し逐げるために貫通電流を減らそうとする
と交流動作を悪化させてしまう。
第８図に示した従来の発振器は、直流バイアス動
作と支流動作とが相関関係にあるために、低電力
化を成し逐げるために貫通電流を減らそうとする
と交流動作を悪化させてしまう。
本発明の目的はこのような欠点を除去すること
である。上述の直流バイアス動作と交流動作とを
分離して制御可能とすることにより、交流動作と
は独立に最適な直流バイアス電流に設定可能であ
る。従つて交流動作を悪化させることなく逆に交
流動作の性能を上げ、かつ直流バイアス電流を下
げられるので、安定した低電力発振回路を達成で
きる。
である。上述の直流バイアス動作と交流動作とを
分離して制御可能とすることにより、交流動作と
は独立に最適な直流バイアス電流に設定可能であ
る。従つて交流動作を悪化させることなく逆に交
流動作の性能を上げ、かつ直流バイアス電流を下
げられるので、安定した低電力発振回路を達成で
きる。
第８図のコンプリメンタリ反転増巾回路の両チ
ヤネル電界効果トランジスタのゲートを分離し容
量結合することにより、交流的には短絡、直流的
には開放となる。従つて交流動作に関しては従来
より悪化させることなく、本発明は反転増巾回路
の各閾値電圧の絶対値の和より低い電源電圧で発
振が可能で、かつ電源電圧をこれ以上に上昇させ
たときでも貫通電流の増加が非常に小さい低電力
水晶発振器を提供するものである。
ヤネル電界効果トランジスタのゲートを分離し容
量結合することにより、交流的には短絡、直流的
には開放となる。従つて交流動作に関しては従来
より悪化させることなく、本発明は反転増巾回路
の各閾値電圧の絶対値の和より低い電源電圧で発
振が可能で、かつ電源電圧をこれ以上に上昇させ
たときでも貫通電流の増加が非常に小さい低電力
水晶発振器を提供するものである。
上記問題点を解決するため本発明の構成は、従
来のＣ−MOS反転増巾回路の２つの電界効果ト
ランジスタのゲートを直流的に分離し、第１の電
界効果トランジスタのゲートと基準電圧源の出力
との間に第１の高抵抗素子を接続し、第２の電界
効果トランジスタのゲートとこの第２の電界効果
トランジスタのドレインとの間に第２の高抵抗素
子を接続し、第１の電界効果トランジスタのゲー
トと第２の電界効果トランジスタのゲートとの間
に結合コンデンサを接続して交流結合とするもの
である。
来のＣ−MOS反転増巾回路の２つの電界効果ト
ランジスタのゲートを直流的に分離し、第１の電
界効果トランジスタのゲートと基準電圧源の出力
との間に第１の高抵抗素子を接続し、第２の電界
効果トランジスタのゲートとこの第２の電界効果
トランジスタのドレインとの間に第２の高抵抗素
子を接続し、第１の電界効果トランジスタのゲー
トと第２の電界効果トランジスタのゲートとの間
に結合コンデンサを接続して交流結合とするもの
である。
上記の問題点をひき起こす原因として、従来の
発振器は電源電圧の半分に自動的にバイアスされ
るために、電源電圧の上昇とともにそのバイアス
電圧が上昇し貫通電流が増大した。そこで基準電
圧源は簡易基準電圧源を用いて電源電圧の上昇に
ほとんど影響を受けない定電流制御型とし最適な
固定バイアス電流を作成し、それにより発振器の
バイアス電圧を電源の影響の少ない固定バイアス
電圧に保つた。本発明は発振器を構成するＣ−
MOS反転増巾回路の片方の電界効果トランジス
タ（以後、FETと呼ぶ）、例えば第８図のＰチヤ
ネルFETを定電流回路と兼ねることにより、そ
のFETのゲートは同じFETのドレインとバイア
ス用高抵抗で結線されないため、電源電圧が各閾
値の絶対値の和の電圧に達せずともどちらか大き
い方の閾値電圧以上に達すれば、両FETのゲー
ト電圧は各FETを導通させるための閾値電圧以
上となることが可能であり、従つて本発明の発振
器は非常に低い電源電圧で発振し、かつ電源電圧
の上昇に対し定電圧源の効果により貫通電流の増
加がほとんどない低消費電流発振器である。
発振器は電源電圧の半分に自動的にバイアスされ
るために、電源電圧の上昇とともにそのバイアス
電圧が上昇し貫通電流が増大した。そこで基準電
圧源は簡易基準電圧源を用いて電源電圧の上昇に
ほとんど影響を受けない定電流制御型とし最適な
固定バイアス電流を作成し、それにより発振器の
バイアス電圧を電源の影響の少ない固定バイアス
電圧に保つた。本発明は発振器を構成するＣ−
MOS反転増巾回路の片方の電界効果トランジス
タ（以後、FETと呼ぶ）、例えば第８図のＰチヤ
ネルFETを定電流回路と兼ねることにより、そ
のFETのゲートは同じFETのドレインとバイア
ス用高抵抗で結線されないため、電源電圧が各閾
値の絶対値の和の電圧に達せずともどちらか大き
い方の閾値電圧以上に達すれば、両FETのゲー
ト電圧は各FETを導通させるための閾値電圧以
上となることが可能であり、従つて本発明の発振
器は非常に低い電源電圧で発振し、かつ電源電圧
の上昇に対し定電圧源の効果により貫通電流の増
加がほとんどない低消費電流発振器である。
以下本発明の実施例を図面に基づいて説明す
る。第１図は本発明の一実施例を示し本発明の基
本形である。１０１はＰチヤネルFET１０２を
定電流制御するための基準電圧源であり、その基
準電圧出力Vrefはバイアス用の第１の高抵抗素
子１０４を介してFET１０２のゲートに接続さ
れる。ＮチヤネルFET１０３のゲートとドレイ
ンは発振バイアス用の第２の高抵抗素子１０５を
介して接続され、このＮチヤネルFET１０３は
ドレインはＰチヤネルFET１０２のドレインと
も接続される。これによりこの発振器の直流的動
作は、まず基準電圧源１０１により基準電圧
Vrefが作成され、その電圧がＰチヤネルFET１
０２のゲートにかかり一定電流を流す。同時にＮ
チヤネルFET１０３にも同じ一定電流が流れる
ことから、ＮチヤネルFET１０３のゲート電圧
は一定電圧となり、もしＰ、Ｎ両チヤネルFET
の閾値電圧及び定数βが等しいとすれば、
Vref、Ｐチヤネルゲート電圧ＶGSP（ゲート、ソ
ース間電圧）及びＮチヤネルゲート電圧ＶGSN
（ゲート、ソース間電圧）は等しくなる。これら
の各バイアス電圧は電源電圧の変動に対しほとん
ど一定である。
る。第１図は本発明の一実施例を示し本発明の基
本形である。１０１はＰチヤネルFET１０２を
定電流制御するための基準電圧源であり、その基
準電圧出力Vrefはバイアス用の第１の高抵抗素
子１０４を介してFET１０２のゲートに接続さ
れる。ＮチヤネルFET１０３のゲートとドレイ
ンは発振バイアス用の第２の高抵抗素子１０５を
介して接続され、このＮチヤネルFET１０３は
ドレインはＰチヤネルFET１０２のドレインと
も接続される。これによりこの発振器の直流的動
作は、まず基準電圧源１０１により基準電圧
Vrefが作成され、その電圧がＰチヤネルFET１
０２のゲートにかかり一定電流を流す。同時にＮ
チヤネルFET１０３にも同じ一定電流が流れる
ことから、ＮチヤネルFET１０３のゲート電圧
は一定電圧となり、もしＰ、Ｎ両チヤネルFET
の閾値電圧及び定数βが等しいとすれば、
Vref、Ｐチヤネルゲート電圧ＶGSP（ゲート、ソ
ース間電圧）及びＮチヤネルゲート電圧ＶGSN
（ゲート、ソース間電圧）は等しくなる。これら
の各バイアス電圧は電源電圧の変動に対しほとん
ど一定である。
ブロツク１０７は、２つの共振容量と水晶振動
子を含むπ型共振回路で、水晶振唐子の一方はＮ
チヤネルFET１０３のドレインに接続され、も
う一方はＮチヤネルFET１０３のゲートに接続
される。これによりＮチヤネルFET１０３の増
巾作用により電位ＶGSPを動作点として発振す
る。さらに直流的に定電流動作しているＰチヤネ
ルFET１０２も交流的に増巾動作させるため
に、ＮチヤネルFET１０３のゲートとＰチヤネ
ルFET１０２のゲートとを結合コンデンサ１０
６を介して接続し、ＮチヤネルFET１０３の増
巾作用との並列駆動とすることにより発振能力を
倍増させる。これにより本発明の水晶発振器は交
流的には従来の発振器と同じ動作をし、直流的に
は基準電圧源によつて制御された動作となる。
子を含むπ型共振回路で、水晶振唐子の一方はＮ
チヤネルFET１０３のドレインに接続され、も
う一方はＮチヤネルFET１０３のゲートに接続
される。これによりＮチヤネルFET１０３の増
巾作用により電位ＶGSPを動作点として発振す
る。さらに直流的に定電流動作しているＰチヤネ
ルFET１０２も交流的に増巾動作させるため
に、ＮチヤネルFET１０３のゲートとＰチヤネ
ルFET１０２のゲートとを結合コンデンサ１０
６を介して接続し、ＮチヤネルFET１０３の増
巾作用との並列駆動とすることにより発振能力を
倍増させる。これにより本発明の水晶発振器は交
流的には従来の発振器と同じ動作をし、直流的に
は基準電圧源によつて制御された動作となる。
さらに、以上の構成により本発明の発振回路
は、従来の発振回路の発振開始時のバイアス電圧
及びバイアス電流より低い状態で発振可能という
優れた特徴をもつている。発振器を正常に動作さ
せるにはまずその発振系の発振条件を満足させな
ければならない。発振条件は例えば水晶振動子の
等価定数、共振容量、増巾回路特性などかり決ま
り、外乱の影響もふまえある程度のマージンを含
めて設定される。本発明で問題とするのは反転増
巾回路の特性、中でも反転増巾器の相互コンダク
タンスgmであり、このgmの大小が発振の可否を
決定しているといつてよい。今、発振に必要な最
低のgmをgmoとすると、MOSFETの電流基本式
（飽和領域で考える）は Id＝β／２（ＶGS−Vr）2 …(1) Id：ドレイン電流 ＶGS：ゲート・ソース間電圧 gm＝∂Ｉｄ／∂ＶＧＳ＝β（ＶGS−Vr） Vr：閾値電圧 β：設計によつて決まる定数 であるから、gmo＝β（ＶGS−Vr）を満足する
ＶGS（ＶGSO、と呼ぶ）、つまりバイアス電圧がＶ
GSO以上で発振可能であり、その時バイアス電流
はIdo＝β／２（ＶGSO−Vr）2以上の電流である。従来 の発振器はIdo以上の電流がむだな電流として流
れており、これを減らして低電流化しようとする
とβを小さくせざるをえず、それにより今度は最
低バイアス電圧ＶGSOが上昇し発振電圧マージン
が減つてしまうという不都合なことなつてしま
う。そこで基準電圧Vrefにより、電源電圧の上
昇にもかかわらずこの最低バイアス電源Id0を一
定に維持できるだけでなく、逆にβを大きくする
ことより(1)式から最低バイアス電圧ＶGSOをより
小さく、従つて最低バイアス電源Id0も小さくす
ることが可能である。βは通常の10倍に設定する
と(1)式より（ＶGSO−Vr）は1/10でよく、その時
バイアス電流は1/10に減る。従つて、基準電圧の
出力電圧VrefをＶGSOに設定すれば、より低い電
源電圧で発振しバイアス電流よりも小さく、かつ
電源電圧を上昇させて電圧マージンを高く設定し
てもバイアス電流はほとんど増加せず低電力発振
器を構成できる。なお、定電流制御はあくまで直
流成分のみであるため、交流成分は抑圧されるこ
となく十分な発振出力を得ることができるが、発
振器出力振巾をも抑圧し低振巾発振を望むのであ
れば、ＮチヤネルFETのソース側とマイナス電
源間に抵抗、MS抵抗、または定電流回路を付加
すれば可能である。この場合にはバイアス電圧、
発振振巾共にほぼ一定となるので、発振周波数の
電源電圧依存性も大巾に改善される。この実施例
に関しては後述する。
は、従来の発振回路の発振開始時のバイアス電圧
及びバイアス電流より低い状態で発振可能という
優れた特徴をもつている。発振器を正常に動作さ
せるにはまずその発振系の発振条件を満足させな
ければならない。発振条件は例えば水晶振動子の
等価定数、共振容量、増巾回路特性などかり決ま
り、外乱の影響もふまえある程度のマージンを含
めて設定される。本発明で問題とするのは反転増
巾回路の特性、中でも反転増巾器の相互コンダク
タンスgmであり、このgmの大小が発振の可否を
決定しているといつてよい。今、発振に必要な最
低のgmをgmoとすると、MOSFETの電流基本式
（飽和領域で考える）は Id＝β／２（ＶGS−Vr）2 …(1) Id：ドレイン電流 ＶGS：ゲート・ソース間電圧 gm＝∂Ｉｄ／∂ＶＧＳ＝β（ＶGS−Vr） Vr：閾値電圧 β：設計によつて決まる定数 であるから、gmo＝β（ＶGS−Vr）を満足する
ＶGS（ＶGSO、と呼ぶ）、つまりバイアス電圧がＶ
GSO以上で発振可能であり、その時バイアス電流
はIdo＝β／２（ＶGSO−Vr）2以上の電流である。従来 の発振器はIdo以上の電流がむだな電流として流
れており、これを減らして低電流化しようとする
とβを小さくせざるをえず、それにより今度は最
低バイアス電圧ＶGSOが上昇し発振電圧マージン
が減つてしまうという不都合なことなつてしま
う。そこで基準電圧Vrefにより、電源電圧の上
昇にもかかわらずこの最低バイアス電源Id0を一
定に維持できるだけでなく、逆にβを大きくする
ことより(1)式から最低バイアス電圧ＶGSOをより
小さく、従つて最低バイアス電源Id0も小さくす
ることが可能である。βは通常の10倍に設定する
と(1)式より（ＶGSO−Vr）は1/10でよく、その時
バイアス電流は1/10に減る。従つて、基準電圧の
出力電圧VrefをＶGSOに設定すれば、より低い電
源電圧で発振しバイアス電流よりも小さく、かつ
電源電圧を上昇させて電圧マージンを高く設定し
てもバイアス電流はほとんど増加せず低電力発振
器を構成できる。なお、定電流制御はあくまで直
流成分のみであるため、交流成分は抑圧されるこ
となく十分な発振出力を得ることができるが、発
振器出力振巾をも抑圧し低振巾発振を望むのであ
れば、ＮチヤネルFETのソース側とマイナス電
源間に抵抗、MS抵抗、または定電流回路を付加
すれば可能である。この場合にはバイアス電圧、
発振振巾共にほぼ一定となるので、発振周波数の
電源電圧依存性も大巾に改善される。この実施例
に関しては後述する。
また、非常に低い電源電圧で発振可能なことか
ら、電圧変換効率の高い1/2、1/3又は1/4分圧回
路が使用可能で、低振巾低電力発振も可能であ
る。
ら、電圧変換効率の高い1/2、1/3又は1/4分圧回
路が使用可能で、低振巾低電力発振も可能であ
る。
以上の説明を図面を用いて補記しておく。第２
図イは従来の発振器（第８図）の電圧−直流電流
特性図で、２１１はＮチヤネルFETの電流特
性、２１２はＰチヤネルFETの電流特性であ
る。発振開始時の電源電圧VB1で流れるバイアス
電流は点２１４で表わされる。電圧をVB2に上昇
させるとＰチヤネルFETの電流特性は２１３に
シフトしその結果バイアス電流は点２１５へ急増
してしまう。また発振に最低限必要なバイアス電
流を流すには電圧として２つのFETの閾値電圧
の絶対値の和以上にする必要がある。第２図イは
同じ特性のトランジスタを用いた時の本発明の一
実施例（第１図）の構成による電圧電流特性図で
ある。ＰチヤネルFETの電流特性２２２は基準
電圧源により一定であるため、電源電圧上昇に対
し特性は２２３のごとく右へシフトするだけでほ
とんどバイアス電流の増加はない。また発振開始
電圧VB0は従来の発振器のVB1（第２図イ）より
低くなり、閾値電圧の絶対値の和より低くするこ
とができる。第２図ハは、本発明の構成の発振器
においてトランジスタの特性を決定するβをより
大きくした時の電圧電流特性図である。前述した
ように発振開始時のバイアス電流はより少くな
り、かつ発振開始電圧も低くなつている。
図イは従来の発振器（第８図）の電圧−直流電流
特性図で、２１１はＮチヤネルFETの電流特
性、２１２はＰチヤネルFETの電流特性であ
る。発振開始時の電源電圧VB1で流れるバイアス
電流は点２１４で表わされる。電圧をVB2に上昇
させるとＰチヤネルFETの電流特性は２１３に
シフトしその結果バイアス電流は点２１５へ急増
してしまう。また発振に最低限必要なバイアス電
流を流すには電圧として２つのFETの閾値電圧
の絶対値の和以上にする必要がある。第２図イは
同じ特性のトランジスタを用いた時の本発明の一
実施例（第１図）の構成による電圧電流特性図で
ある。ＰチヤネルFETの電流特性２２２は基準
電圧源により一定であるため、電源電圧上昇に対
し特性は２２３のごとく右へシフトするだけでほ
とんどバイアス電流の増加はない。また発振開始
電圧VB0は従来の発振器のVB1（第２図イ）より
低くなり、閾値電圧の絶対値の和より低くするこ
とができる。第２図ハは、本発明の構成の発振器
においてトランジスタの特性を決定するβをより
大きくした時の電圧電流特性図である。前述した
ように発振開始時のバイアス電流はより少くな
り、かつ発振開始電圧も低くなつている。
第３図イと第３図ロに本発明に第１図の主な端
子のバイアス電圧及び発振器波形を示す。第３図
イは発振開始時の電源電圧の低い時、第３図はロ
は電源電圧の高い時の様子である。３０１は第１
図の基準電圧源出力端子Ａ点、３０２はＰチヤネ
ルFETのゲート端子Ｂ点、３０３はＮチヤネル
FETのゲート端子Ｃ点、３０４はＮチヤネル
FETのドレイン端子Ｄ点（発振出力端子）の波
形である。
子のバイアス電圧及び発振器波形を示す。第３図
イは発振開始時の電源電圧の低い時、第３図はロ
は電源電圧の高い時の様子である。３０１は第１
図の基準電圧源出力端子Ａ点、３０２はＰチヤネ
ルFETのゲート端子Ｂ点、３０３はＮチヤネル
FETのゲート端子Ｃ点、３０４はＮチヤネル
FETのドレイン端子Ｄ点（発振出力端子）の波
形である。
ここでＢ点は、第１図に示す結合コンデンサ１
０６によりＣ点の交流成分がＡ点の直流成分に加
わつた波形となる。
０６によりＣ点の交流成分がＡ点の直流成分に加
わつた波形となる。
次に第１図におけるバイアス用の第１および第
２の高抵抗素子１０４，１０５に関し触れる。一
般にFETのゲートを長くしたトランスミツシヨ
ンゲートタイプのON抵抗を利用する。本発明に
おいても同様でよいが、このタイプの抵抗は集積
回路（IC）の構成上ソース、ドレインと基板
（ＰチヤネルFETならばＮ基板）との間にわずか
なリーク電流をもつており、特に高温時に急増し
発振動作に悪影響を与える。従つてリーク電流の
ない多結晶シリコンを用いたポリシリコン高抵抗
素子を使用するのが好ましい。しかし、一般にポ
リシリコン抵抗素子は製造時のバラツキが大きい
ため期待の抵抗値より小さくなつてしまうことが
あり、その対策として前述のトランスミツシヨン
ゲートタイプの高抵抗をポリシリコン高抵抗素子
と直列に、かつ増巾回路のゲート側に対し遠い方
に配線することより、リーク電流の影響も最小限
に抑えられ良好なバイアス用高抵抗特性が得られ
る。
２の高抵抗素子１０４，１０５に関し触れる。一
般にFETのゲートを長くしたトランスミツシヨ
ンゲートタイプのON抵抗を利用する。本発明に
おいても同様でよいが、このタイプの抵抗は集積
回路（IC）の構成上ソース、ドレインと基板
（ＰチヤネルFETならばＮ基板）との間にわずか
なリーク電流をもつており、特に高温時に急増し
発振動作に悪影響を与える。従つてリーク電流の
ない多結晶シリコンを用いたポリシリコン高抵抗
素子を使用するのが好ましい。しかし、一般にポ
リシリコン抵抗素子は製造時のバラツキが大きい
ため期待の抵抗値より小さくなつてしまうことが
あり、その対策として前述のトランスミツシヨン
ゲートタイプの高抵抗をポリシリコン高抵抗素子
と直列に、かつ増巾回路のゲート側に対し遠い方
に配線することより、リーク電流の影響も最小限
に抑えられ良好なバイアス用高抵抗特性が得られ
る。
次に基準電圧源回路の説明をする。第４図イに
本発明で用いる基準電圧源接続の一例を示す。４
１１はFETでソースが正電源に接続されドレイ
ンは抵抗４１３，４１２を介して負電源に接続さ
れる。ゲートは抵抗４１２と抵抗４１３の接続点
に配線される。非常に単純な定電圧回路として抵
抗４１３を短絡した回路が考えられるが、出力電
圧Vref（＝ＶDS：ソース・ドレイン間電圧）は
電源電圧の上昇に対し閾値電圧近傍におおよそ一
定となるが、本発明の発振器の定電流用トランジ
スタに高抵抗素子を介して接続される基準電圧と
するにはより一定でなければならない。そこで抵
抗４１３を最適な値に設定することより、第４図
ロの電源電圧−出力基準電圧特性図に示すごと
く、抵抗４１３を設ける前の特性４２１のやや上
昇ぎみの特性は、抵抗４１３により電圧ドロツプ
を起こし結果的に特性４２２のごとくほとんど一
定電圧とすることができる。
本発明で用いる基準電圧源接続の一例を示す。４
１１はFETでソースが正電源に接続されドレイ
ンは抵抗４１３，４１２を介して負電源に接続さ
れる。ゲートは抵抗４１２と抵抗４１３の接続点
に配線される。非常に単純な定電圧回路として抵
抗４１３を短絡した回路が考えられるが、出力電
圧Vref（＝ＶDS：ソース・ドレイン間電圧）は
電源電圧の上昇に対し閾値電圧近傍におおよそ一
定となるが、本発明の発振器の定電流用トランジ
スタに高抵抗素子を介して接続される基準電圧と
するにはより一定でなければならない。そこで抵
抗４１３を最適な値に設定することより、第４図
ロの電源電圧−出力基準電圧特性図に示すごと
く、抵抗４１３を設ける前の特性４２１のやや上
昇ぎみの特性は、抵抗４１３により電圧ドロツプ
を起こし結果的に特性４２２のごとくほとんど一
定電圧とすることができる。
第５図イは、第４図イの電圧基準トランジスタ
回路部の別の構成を示す。５０１，５０３はＰチ
ヤネルFET、５０２，５０４はＮチヤネル
FET、５０５は拡散抵抗である。５０６は出力
端子であつて、ほぼFET５０３の閾値に等しい
電圧が得られる。即ちFET５０１が電流を流す
状態になつているとFET５０２のゲート電位も
引き上げられる。FET５０２のゲート電位が閾
値を越えようとするとこのFET５０２は導通に
なるのでドレイン、ソース間電位差は閾値適度で
ある。FET５０２と５０４とは等しいゲート電
圧が印加されているのでカレントミラー動作を行
いFET５０３のドレイン電位を下げソース・ド
レイン間の電位差は閾値程度に押えられる。この
閾値電圧が印加されるFET５０１はドレイン電
流がソース・ドレイン電圧に影響されない定電流
動作となり一定の電流を流す。結局平衡状態とし
てFET５０２，５０３のドレイン・ソース間の
電位差は電源電圧に依らず一定になる。但しこの
条件はFET５０１が導通という前提条件の上で
成立し、FET５０３のドレイン・ソース間に負
荷があつてFET５０１が導通にならない場合に
は各FET５０２，５０３，５０４がオフになつ
てしまう。これを防ぐためFET５０１のチヤネ
ル巾を他のFETより大にして、ゲート電圧ゼロ
でもFET５０１が極微小電流を流せるようにす
る。
回路部の別の構成を示す。５０１，５０３はＰチ
ヤネルFET、５０２，５０４はＮチヤネル
FET、５０５は拡散抵抗である。５０６は出力
端子であつて、ほぼFET５０３の閾値に等しい
電圧が得られる。即ちFET５０１が電流を流す
状態になつているとFET５０２のゲート電位も
引き上げられる。FET５０２のゲート電位が閾
値を越えようとするとこのFET５０２は導通に
なるのでドレイン、ソース間電位差は閾値適度で
ある。FET５０２と５０４とは等しいゲート電
圧が印加されているのでカレントミラー動作を行
いFET５０３のドレイン電位を下げソース・ド
レイン間の電位差は閾値程度に押えられる。この
閾値電圧が印加されるFET５０１はドレイン電
流がソース・ドレイン電圧に影響されない定電流
動作となり一定の電流を流す。結局平衡状態とし
てFET５０２，５０３のドレイン・ソース間の
電位差は電源電圧に依らず一定になる。但しこの
条件はFET５０１が導通という前提条件の上で
成立し、FET５０３のドレイン・ソース間に負
荷があつてFET５０１が導通にならない場合に
は各FET５０２，５０３，５０４がオフになつ
てしまう。これを防ぐためFET５０１のチヤネ
ル巾を他のFETより大にして、ゲート電圧ゼロ
でもFET５０１が極微小電流を流せるようにす
る。
平衡状態においてトランジスタ５０１及び５０
２を流れる電流I1は、トランジスタ５０２に対す
るFET５０４のカレントミラー比、FET５０３
に対するFET５０１のカレントミラー比、温度
及び抵抗５０５とから一定に定まることが知られ
ており、FET５０３及び５０４を流れるI2は
FET５０２に対するFET５０４のカレントミラ
ー比分の電流が流れる。従つてFET５０３のソ
ースドレイン電圧を基準電圧として第１図の第１
の高抵抗素子１０４を介して本発明の発振器の第
１図のFET１０２のゲートに接続することによ
り、発振器のバイアス電流はトランジスタ５０３
に対するFET１０２のカレントミラー比分の電
流が流れることになる。例えばカレントミラー比
を20倍にとればI2はバイアス電流の20分の１でよ
く、基準電圧回路全体の消費電流は発振器のバイ
アス電流に比べ無視できるほどである。
２を流れる電流I1は、トランジスタ５０２に対す
るFET５０４のカレントミラー比、FET５０３
に対するFET５０１のカレントミラー比、温度
及び抵抗５０５とから一定に定まることが知られ
ており、FET５０３及び５０４を流れるI2は
FET５０２に対するFET５０４のカレントミラ
ー比分の電流が流れる。従つてFET５０３のソ
ースドレイン電圧を基準電圧として第１図の第１
の高抵抗素子１０４を介して本発明の発振器の第
１図のFET１０２のゲートに接続することによ
り、発振器のバイアス電流はトランジスタ５０３
に対するFET１０２のカレントミラー比分の電
流が流れることになる。例えばカレントミラー比
を20倍にとればI2はバイアス電流の20分の１でよ
く、基準電圧回路全体の消費電流は発振器のバイ
アス電流に比べ無視できるほどである。
第５図ロの電源電圧−出力基準電圧特性の、特
性５２２はFET５０３，５０４を流れる電流、
特性５２１は出力端子５０６の出力基準電圧を示
す。
性５２２はFET５０３，５０４を流れる電流、
特性５２１は出力端子５０６の出力基準電圧を示
す。
第６図は本発明の低電流発振器全体の１実施例
で、６０１は定電圧回路用Ｐチヤネルトランジス
タ、６０３は発振用ＰチヤネルFET、６０２は
発振用チヤネルFET、６０５はバイアス用高抵
抗ＰチヤネルMOS抵抗、６０６はバイアス用高
抵抗ＮチヤネルMOS抵抗、６０７，６０８はバ
イアス用ポリシリコン高抵抗、６０９，６１０は
発振用入出力コンデンサ、６１２はゲートの交流
結合用コンデンサ、６２０は水晶振動子、６２
３，６２４は波形整形インバータ用のFET、６
２５は電圧降下用FETで発振振巾制御用ある。
６２６，６２７はバイアス分圧用の抵抗でＰチヤ
ネルFET６０１とで簡易定電圧回路６００を構
成している。高抵抗６０５，６０６はトランスミ
ツシヨンゲートタイプの片チヤネルだけを用いて
いる。電源電圧によつてそれで十分抵抗の役目を
果たす。第６図は前述した第１図に示した本発明
の基本回路の１実施例であり、動作はまつたく同
じである。FET６０１のドレインとソースの間
の電圧はほぼ閾値に保たれ、基準電圧Vrefとし
て高抵抗６０５，６０７を介してFET６０３の
ゲートをバイアスし、定電流制御する。電源電圧
が変化しても、この発振用バイアス電流レベルは
ほとんど変らない。FET６０２，６０３のゲー
トは交流結合用コンデンサ６１２で結合されてい
るので交流成分信号に対して高い増巾率の相補型
反転増巾器を構成しており、水晶６２０を励振す
る。FET６０１，６０２，６０３の閾値を0.5ボ
ルトとすると、例えば電源電圧0.6ボルト以上で
発振する。各端子の波形は前述した第３図イ、第
３図ロとほとんど同じであり、ただ発振振巾制御
用トランジスタ６２５により負の電源電位が約そ
の閾値電圧分高くなつているだけである。
で、６０１は定電圧回路用Ｐチヤネルトランジス
タ、６０３は発振用ＰチヤネルFET、６０２は
発振用チヤネルFET、６０５はバイアス用高抵
抗ＰチヤネルMOS抵抗、６０６はバイアス用高
抵抗ＮチヤネルMOS抵抗、６０７，６０８はバ
イアス用ポリシリコン高抵抗、６０９，６１０は
発振用入出力コンデンサ、６１２はゲートの交流
結合用コンデンサ、６２０は水晶振動子、６２
３，６２４は波形整形インバータ用のFET、６
２５は電圧降下用FETで発振振巾制御用ある。
６２６，６２７はバイアス分圧用の抵抗でＰチヤ
ネルFET６０１とで簡易定電圧回路６００を構
成している。高抵抗６０５，６０６はトランスミ
ツシヨンゲートタイプの片チヤネルだけを用いて
いる。電源電圧によつてそれで十分抵抗の役目を
果たす。第６図は前述した第１図に示した本発明
の基本回路の１実施例であり、動作はまつたく同
じである。FET６０１のドレインとソースの間
の電圧はほぼ閾値に保たれ、基準電圧Vrefとし
て高抵抗６０５，６０７を介してFET６０３の
ゲートをバイアスし、定電流制御する。電源電圧
が変化しても、この発振用バイアス電流レベルは
ほとんど変らない。FET６０２，６０３のゲー
トは交流結合用コンデンサ６１２で結合されてい
るので交流成分信号に対して高い増巾率の相補型
反転増巾器を構成しており、水晶６２０を励振す
る。FET６０１，６０２，６０３の閾値を0.5ボ
ルトとすると、例えば電源電圧0.6ボルト以上で
発振する。各端子の波形は前述した第３図イ、第
３図ロとほとんど同じであり、ただ発振振巾制御
用トランジスタ６２５により負の電源電位が約そ
の閾値電圧分高くなつているだけである。
また定電圧回路６００は前述した第５図イの定
電圧回路と置き換えることにより、より優れた定
電圧制御が達成される。
電圧回路と置き換えることにより、より優れた定
電圧制御が達成される。
なお、第１図及び第６図の一実施例では発振器
への初段の定電圧バイアスはＰチヤネルFETで
行なつたがＮチヤネルFETでも良く、その時は
定電圧回路も含めて電気的に対称にＰチヤネルと
ＮチヤネルFETを反転して接続すれば何ら問題
はない。
への初段の定電圧バイアスはＰチヤネルFETで
行なつたがＮチヤネルFETでも良く、その時は
定電圧回路も含めて電気的に対称にＰチヤネルと
ＮチヤネルFETを反転して接続すれば何ら問題
はない。
第７図は、本発明及び従来の発振回路の電圧電
流特性を示すもので、７０１は従来発振回路の電
流、７０２は本発明構成の電流である。発振周波
数が4.2MHzの場合であり、電源電圧1.6ボルトで
消費電流は0.5μＡ以下である。
流特性を示すもので、７０１は従来発振回路の電
流、７０２は本発明構成の電流である。発振周波
数が4.2MHzの場合であり、電源電圧1.6ボルトで
消費電流は0.5μＡ以下である。
このように基準電圧源と反転増巾回路の組合せ
により各伝導タイプの電界効果トランジスタの相
互の閾値電圧及び相互コンダクタンスの関係を一
定に定めるために同一集積回路チツプ上にモノリ
シツクICとして形成し、かつ、IC内も近接して
作成するとにより設計にそつた特性が得られる。
又時計用回路ブロツクをできるだけ少い部品点数
で構成することによる量産上の利益を追求する見
地からは結合コンデンサをも集積回路ポリシリコ
ン抵抗やトランスミツシヨンゲートタイプの抵抗
とともに形成すると、外部から見た場合従来の発
振器とまつたく異なるところがなく極めて効果的
で、更に本発明の発振回路は従来の発振回路と比
し発振の安定性、も向上し、かつ低電圧発振する
ことから動作マージン電圧も広く、実用上有効で
ある。
により各伝導タイプの電界効果トランジスタの相
互の閾値電圧及び相互コンダクタンスの関係を一
定に定めるために同一集積回路チツプ上にモノリ
シツクICとして形成し、かつ、IC内も近接して
作成するとにより設計にそつた特性が得られる。
又時計用回路ブロツクをできるだけ少い部品点数
で構成することによる量産上の利益を追求する見
地からは結合コンデンサをも集積回路ポリシリコ
ン抵抗やトランスミツシヨンゲートタイプの抵抗
とともに形成すると、外部から見た場合従来の発
振器とまつたく異なるところがなく極めて効果的
で、更に本発明の発振回路は従来の発振回路と比
し発振の安定性、も向上し、かつ低電圧発振する
ことから動作マージン電圧も広く、実用上有効で
ある。
第１図は本発明の発振回路図、第２図イ，ロ，
ハは電圧−直流電流特性図、第３図イ，ロは本発
明の発振回路の主な端子波形図、第４図イ，ロは
基準電圧回路とその特性図、第５図イ，ロは別の
基準電圧回路図とその特性図、第６図は本発明の
発振回路図、第７図は本発明の発振回路の電圧−
電流特性図、第８図は従来の発振回路図である。 １０１…基準電圧源、１０２，１０３…電界効
果トランジスタ、１０４，１０５…高抵抗素子、
１０６…結合コンデンサ。
ハは電圧−直流電流特性図、第３図イ，ロは本発
明の発振回路の主な端子波形図、第４図イ，ロは
基準電圧回路とその特性図、第５図イ，ロは別の
基準電圧回路図とその特性図、第６図は本発明の
発振回路図、第７図は本発明の発振回路の電圧−
電流特性図、第８図は従来の発振回路図である。 １０１…基準電圧源、１０２，１０３…電界効
果トランジスタ、１０４，１０５…高抵抗素子、
１０６…結合コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 水晶振動子とＣ−MOS反転増巾回路と電界
効果トランジスタのソースドレイン間の電位差を
基準電圧とする基準電圧源とで構成される発振回
路において、該Ｃ−MOS反転増巾回路の第１の
電界効果トランジスタのゲートと前記基準電圧源
との間に接続する第１の高抵抗素子と、前記Ｃ−
MOS反転増巾回路の第２の電界効果トランジス
タのゲートと該第２の電界効果トランジスタのド
レインとの間に接続する第２の高抵抗素子と、前
記第１の電界効果トランジスタのゲートと前記第
２の電界効果トランジスタのゲートとの間に接続
する結合コンデンサとを有することを特徴とする
発振回路。 ２ 第１の電界効果トランジスタのゲートと基準
電圧源との間に接続する第１の高抵抗素子と、第
２の電界効果トランジスタのゲートと該第２の電
界効果トランジスタのドレインとの間に接続する
第２の高抵抗素子と、前記第１の電界効果トラン
ジスタのゲートと前記第２の電界効果トランジス
タのゲートとの間に接続する結合コンデンサと、
前記第２の電界効果トランジスタのソースと電源
との間に接続しかつ該電源にソースを接続しゲー
トとドレインを短絡した第３の電界効果トランジ
スタとを有することを特徴とする特許請求の範囲
第１項記載の発振回路。 ３ 基準電圧源と高抵抗素子と結合コンデンサと
Ｃ−MOS反転増巾回路の電界効果トランジスタ
とは、全て同一の集積回路チツプ上にモノリシツ
クに形成された素子であることを特徴とする特許
請求の範囲第１項記載の発振回路。 ４ 高抵抗素子は、ポリシリコン抵抗と電界効果
トランジスタとの直列接続により構成されたこと
を特徴とする特許請求の範囲第１項記載の発振回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1698179A JPS55109003A (en) | 1979-02-16 | 1979-02-16 | Oscillation circuit |
| US06/116,615 US4346350A (en) | 1979-02-16 | 1980-01-29 | FET Quartz oscillators |
| GB8004318A GB2043383B (en) | 1979-02-16 | 1980-02-08 | Electrical oscillator circuits |
| DE19803005590 DE3005590A1 (de) | 1979-02-16 | 1980-02-15 | Oszillator-schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1698179A JPS55109003A (en) | 1979-02-16 | 1979-02-16 | Oscillation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55109003A JPS55109003A (en) | 1980-08-21 |
| JPS6259924B2 true JPS6259924B2 (ja) | 1987-12-14 |
Family
ID=11931223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1698179A Granted JPS55109003A (en) | 1979-02-16 | 1979-02-16 | Oscillation circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4346350A (ja) |
| JP (1) | JPS55109003A (ja) |
| DE (1) | DE3005590A1 (ja) |
| GB (1) | GB2043383B (ja) |
Cited By (3)
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| JP2002359524A (ja) * | 2001-06-01 | 2002-12-13 | Citizen Watch Co Ltd | 水晶発振回路 |
| JP2011120149A (ja) * | 2009-12-07 | 2011-06-16 | Oki Semiconductor Co Ltd | 発振回路 |
Families Citing this family (14)
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| JP2501200B2 (ja) * | 1986-08-28 | 1996-05-29 | 日本電気アイシーマイコンシステム 株式会社 | パルス発生回路 |
| DE3831176A1 (de) * | 1988-09-13 | 1990-03-22 | Siemens Ag | Oszillatorzelle |
| JP3270880B2 (ja) * | 1994-06-30 | 2002-04-02 | ソニー株式会社 | 水晶発振回路 |
| US6344888B2 (en) * | 1996-10-22 | 2002-02-05 | Seiko Epson Corporation | Liquid crystal panel substrate liquid crystal panel and electronic device and projection display device using the same |
| WO1998018044A1 (fr) * | 1996-10-22 | 1998-04-30 | Seiko Epson Corporation | Panneau a cristaux liquides a matrice active |
| US7872728B1 (en) | 1996-10-22 | 2011-01-18 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
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| US6411169B1 (en) * | 1996-12-27 | 2002-06-25 | Seiko Epson Corporation | Oscillation circuit, electronic circuit using the same, and semiconductor device, electronic equipment, and timepiece using the same |
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| EP2779456B1 (en) * | 2013-03-15 | 2018-08-29 | Dialog Semiconductor B.V. | Method for reducing overdrive need in mos switching and logic circuit |
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| CH450474A4 (ja) * | 1974-04-01 | 1976-02-27 | ||
| CH580358A5 (ja) * | 1974-09-20 | 1976-09-30 | Centre Electron Horloger | |
| US3959744A (en) * | 1975-02-26 | 1976-05-25 | Time Computer, Inc. | CMOS oscillator having bias circuit outside oscillator feedback loop |
| DE2714151C2 (de) * | 1977-03-30 | 1984-03-08 | Kabushiki Kaisha Meidensha, Tokyo | Quarzoszillator niedriger Verlustleistung |
-
1979
- 1979-02-16 JP JP1698179A patent/JPS55109003A/ja active Granted
-
1980
- 1980-01-29 US US06/116,615 patent/US4346350A/en not_active Expired - Lifetime
- 1980-02-08 GB GB8004318A patent/GB2043383B/en not_active Expired
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435317U (ja) * | 1990-07-18 | 1992-03-24 | ||
| JP2002359524A (ja) * | 2001-06-01 | 2002-12-13 | Citizen Watch Co Ltd | 水晶発振回路 |
| JP2011120149A (ja) * | 2009-12-07 | 2011-06-16 | Oki Semiconductor Co Ltd | 発振回路 |
Also Published As
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| DE3005590C2 (ja) | 1988-05-05 |
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| DE3005590A1 (de) | 1980-08-28 |
| US4346350A (en) | 1982-08-24 |
| GB2043383B (en) | 1983-10-26 |
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