JPS6257194A - Duplex memory device - Google Patents
Duplex memory deviceInfo
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- JPS6257194A JPS6257194A JP60196219A JP19621985A JPS6257194A JP S6257194 A JPS6257194 A JP S6257194A JP 60196219 A JP60196219 A JP 60196219A JP 19621985 A JP19621985 A JP 19621985A JP S6257194 A JPS6257194 A JP S6257194A
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- memory section
- section
- refreshing
- refresh
- side memory
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信頼性の高い計算機制御を実現するために
用いられる二重化メモリ装置の制御に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to control of a dual memory device used to realize highly reliable computer control.
第２図は従来の二重化メモリ装置を示すブロック図であ
り、図において、１ａはマスター側メモリ部、１ｂはス
レーブ側メモリ部、２ａ、２ｂはマスター側メモリ部及
びスレーブ側メモリ部を制御する第１．第２のタイミン
グ発生部、３はクロック計数部、４はクロック計数部の
計数値によりメモリ部へのリフレッシュ要求信号発生部
、５は計算機よりの制御信号、６はバスコントローラユ
ニットよりのクロックである。FIG. 2 is a block diagram showing a conventional duplex memory device. In the figure, 1a is a master side memory section, 1b is a slave side memory section, and 2a and 2b are blocks that control the master side memory section and the slave side memory section. 1. 2nd timing generation section, 3 is a clock counting section, 4 is a refresh request signal generation section to the memory section based on the count value of the clock counting section, 5 is a control signal from the computer, and 6 is a clock from the bus controller unit. .
次に動作について説明する。工業用計算機等の高信頼性
を要求されるシステムでは、メモリ装置の信頼性を確保
するために、独立してアクセス可能なメモリ部を二重化
している。この二重化メモリ装置においては、リフレッ
シュ動作と競合しない通常の動作の内、計算機よりの読
み出し要求では、制御信号５を経由してマスター側メモ
リ部１ａの第１のタイミング発生部２ａを駆動し、マス
ター側メモリ部１ａを読み出しに行く、マスク−側メそ
り部１ａでエラーが発生するとスレーブ側メモリ部２ｂ
の第２のタイミング発生部２ｂを駆動し、スレーブ側メ
モリ部１ｂを読み出しに行く。他方計算機よりの書き込
み要求ではマスター側のメモリ部１ａとスレーブ側メモ
リ部１ｂに同じデータを書き込むために、第１．第２の
両方のタイミング発生部２ａ、 ２ｂを同時に駆動し
、マスター側及びスレーブ側メモリｌａ、ｌｂに書き込
む。Next, the operation will be explained. In systems that require high reliability, such as industrial computers, independently accessible memory sections are duplicated in order to ensure the reliability of the memory device. In this duplex memory device, in a normal operation that does not conflict with a refresh operation, in response to a read request from a computer, the first timing generating section 2a of the master side memory section 1a is driven via the control signal 5, and the master When an error occurs in the mask side memory section 1a that goes to read out the side memory section 1a, the slave side memory section 2b
The second timing generator 2b is driven to read data from the slave side memory section 1b. On the other hand, in the case of a write request from a computer, the first . Both second timing generators 2a and 2b are driven simultaneously and data is written into the master side and slave side memories la and lb.
次にリフレッシュ動作では、バスコントロールユニット
よりのクロック６をクロック計数部３で計数し、規定の
計数値になればリフレ・ノシュ要求信号発生部４よりリ
フレッシュ要求を出し、第１゜第２のタイミング発生部
２ａ、２ｂを同時に駆動し、マスター側メモリ部１ａ、
スレーブ側メモリ部１ｂを同時にリフレッシュする。Next, in the refresh operation, the clock 6 from the bus control unit is counted by the clock counter 3, and when a specified count value is reached, a refresh request is issued from the refresh request signal generator 4. The generation units 2a and 2b are simultaneously driven, and the master side memory unit 1a,
The slave side memory section 1b is refreshed at the same time.
従来の二重化メモリ装置は以上のように構成されている
ので、リフレッシュ動作中に計算機より読み出し要求が
あった場合、リフレッシュ動作により両方のメモリ系が
駆動中であり、これが終了するまで待たなければ、メモ
リ部をアクセスすることができず、アクセス・タイムが
遅くなるという欠点があった。なお、書き込み要求の場
合は使用法にもよるが一般的には読み出し要求よりきび
しくなく、リフレッシュ動作の終了を待ってメモリ部を
アクセスしても良い場合が多い。Conventional duplex memory devices are configured as described above, so if there is a read request from a computer during a refresh operation, both memory systems are being driven by the refresh operation, and if you have to wait until the refresh operation is completed, The drawback is that the memory section cannot be accessed, resulting in slow access time. Note that in the case of a write request, although it depends on the method of use, it is generally less severe than a read request, and it is often possible to wait for the completion of the refresh operation before accessing the memory section.
この発明は上記のような問題点を解消するためになされ
たもので、二重化メモリ装置のリフレッシュ手段を二重
化し、両方のメモリ部へ同時にリッツシュ要求信号が発
生することのないようにすることによって、計算機より
の読み出し要求がリフレッシュ動作と競合しても、どち
らが一方のメモリ部がアクセスできるようにすることで
、読み出し要求時のアクセス・タイムが遅くなったとい
う欠点を除去できる二重化メモリ装置を得ることを目的
とする。This invention has been made to solve the above-mentioned problems, and by duplicating the refresh means of the duplex memory device and preventing the Ritzsch request signal from being generated to both memory sections at the same time, To obtain a duplex memory device capable of eliminating the disadvantage of slow access time during read requests by allowing either side to access one memory section even if a read request from a computer conflicts with a refresh operation. With the goal.
このため、この発明にかかる二重化メモリ装置は前記マ
スター側メモリ部とスレーブ側メモリ部を個々にリフレ
ッシュするための第１．第２リフレッシュ手段と、この
第１．第２リフレッシュ手段によるリフレッシュ動作が
同時に行われないように制御する制御手段とを設け、計
算機の読み出し要求がリフレッシュ動作と競合したとき
リフレッシュされない他方のメモリ部のアクセスを可能
としたことを特徴とするものである。Therefore, the duplex memory device according to the present invention has a first memory section for refreshing the master side memory section and the slave side memory section individually. a second refresh means; A control means for controlling the refresh operation by the second refresh means not to be performed at the same time, and when a read request from the computer conflicts with the refresh operation, it is possible to access the other memory section that is not refreshed. It is something.
第１．第２リフレッシュ手段はマスター側メモリ部とス
レーブ側メモリ部を個々にリフレッシュする。この場合
制御手段は第１．第２リフレッシュ手段が出力されるリ
フレッシュ要求信号が同時に発生しないように制御する
。1st. The second refresh means refreshes the master side memory section and the slave side memory section individually. In this case, the control means is the first. The second refresh means controls the output refresh request signals so that they do not occur simultaneously.
これにより計算機の読み出し要求がリフレッシュ動作と
競合したときリフレッシュされない他方のメモリ部のア
クセスを可能とすることができる。This makes it possible to access the other memory section that is not refreshed when a read request from the computer conflicts with a refresh operation.
以下図面に基づいて本発明の詳細な説明する。 The present invention will be described in detail below based on the drawings.
第１図は本発明の一実施例を示す二重化メモリ装置の構
成図である。FIG. 1 is a block diagram of a dual memory device showing one embodiment of the present invention.
第１図において、ｌａはマスター側メモリ部、１ｂはス
レーブ側メモリ部、２ａ、２ｂはマスター側及びスレー
ブ側メモリ部を制°御する第１．第２のタイミング発生
部、３ａ、３ｂは第１．第２のクロック計数部、４ａ、
４ｂは第１．第２のクロック計数部３．ａ、３ｂの計数
値によりメモリ部への第１．第２のリフレッシュ要求信
号発生部、５は計算機よりの制御信号、６はバスコント
ローラユニットよりのクロックである。In FIG. 1, la is a master side memory section, 1b is a slave side memory section, and 2a and 2b are first . The second timing generating section 3a, 3b is connected to the first timing generating section 3a, 3b. a second clock counting section, 4a;
4b is the first. Second clock counting section 3. 1.a and 3b to the memory section. In the second refresh request signal generating section, 5 is a control signal from the computer, and 6 is a clock from the bus controller unit.
また、７はマスター側メモリ部１ａのリフレッシュ動作
とスレーブ側メモリ部１ｂのりフレッシュ動作が同時に
行われないように制御する制御手段である。Reference numeral 7 denotes a control means for controlling the refresh operation of the master side memory section 1a and the refresh operation of the slave side memory section 1b so that they are not performed at the same time.
ここにおいて、第１のクロック計数部３ａと第１のリフ
レッシュ要求信号発生部４ａは第１のリフレッシュ手段
８ａを構成し、第２のクロック計数部３ｂと第２のリフ
レッシュ要求信号発生部４ｂは第２のリフレッシュ手段
８ｂを構成している。Here, the first clock counting section 3a and the first refresh request signal generating section 4a constitute a first refresh means 8a, and the second clock counting section 3b and the second refresh request signal generating section 4b constitute a first refresh means 8a. 2 constitutes refresh means 8b.
次に上記のように構成された二重化メモリ装置の動作を
説明する。Next, the operation of the duplex memory device configured as described above will be explained.
リフレッシュ動作と競合しない通常の動作の内、計算機
よりの読み出し要求では、制御信号５を経由してマスタ
ー側の第１のタイミング発生部２ａを駆動し、マスター
側メモリ部１ａを読み出しに行く。マスター側メモリ部
１ａでエラーが発生するとスレーブ側の第２のタイミン
グ発生部２ｂを駆動し、スレーブ側メモリ部１ｂを読み
出しに行く。他方計算機よりの書き込み要求では、マス
ター側メモリ部１ａとスレーブ側メモリ部ｉｂに同じデ
ータを書き込むために、第１及び第２の両方のタイミン
グ発生部２ａ、２ｂを同時に駆動し、マスター側及びス
レーブ側メモリ部１．ａ、ｌｂに書き込む。次にリフレ
ッシュ動作では、バスコントロールユニットよりのクロ
ック６を第１．第２のクロック計数部３ａ、３ｂで計数
するのであるが、この時第１．第２のクロック計数部３
ａ。Among the normal operations that do not conflict with the refresh operation, in response to a read request from the computer, the first timing generating section 2a on the master side is driven via the control signal 5, and the master side memory section 1a is read. When an error occurs in the master side memory section 1a, the second timing generating section 2b on the slave side is driven to read data from the slave side memory section 1b. On the other hand, in response to a write request from the computer, in order to write the same data to the master side memory section 1a and the slave side memory section ib, both the first and second timing generating sections 2a and 2b are driven simultaneously, and the master side and slave side Side memory section 1. Write to a, lb. Next, in the refresh operation, the clock 6 from the bus control unit is set to the first. The second clock counting units 3a and 3b count, and at this time, the first . Second clock counting section 3
a.
３ｂとでは初期値が異なるように電源投入時又は初期設
定時に設定できるように制御手段７で制御することで、
同時にマスター側メモリ部１ａとスレーブ側メモリ部１
ｂに同時にリフレッシュ要求が発生することがないよう
にしておき、規定の計数値になった側から第１のりフレ
ッシュ要求信号発生部４ａ又は第２のリフレッシュ要求
信号発生部４ｂよりリフレッシュ要求を出し、第１のリ
フレッシュ要求信号発生部４ａからであれば第１のタイ
ミング発生部２ａを駆動し、マスター側メモリ部１ａを
リフレッシュする。また第２のりフレッシュ要求信号発
生部４ｂからであれば第２のタイミング発生部２ｂを駆
動し、スレーブ側メモリ部１ｂをリフレッシュする。By controlling with the control means 7 so that the initial value can be set at power-on or initial setting so that the initial value is different from 3b,
At the same time, the master side memory section 1a and the slave side memory section 1
b, so that refresh requests are not generated at the same time, and a refresh request is issued from the first refresh request signal generation section 4a or the second refresh request signal generation section 4b from the side where the specified count value is reached, If it is from the first refresh request signal generating section 4a, it drives the first timing generating section 2a and refreshes the master side memory section 1a. If it is from the second refresh request signal generating section 4b, it drives the second timing generating section 2b and refreshes the slave side memory section 1b.
次にリフレッシュ動作と競合した場合の計算機よりの読
み出し要求では、必ずマスター側がスレーブ側のメモリ
部の一方しかりフレッシュ動作を実行していないので、
リフレッシュ動作を実行していない側のメモリ部側を読
み出しに行くようにする。即ち、マスター側メモリ部１
ａがリフレッシュ中ならば、スレーブ側メモリ部１ｂの
第２のタイミング発生部２ｂを駆動し、スレーブ側メモ
リ部１ｂを読み出しに行く。逆にスレーブ側メモリ部１
ｂがリフレッシュ中であればマスター側の第１のタイミ
ング発生部２ａを駆動し、マスター側メモリ部１ａを読
み出しに行く。書き込み要求の場合はマスター側とスレ
ーブ側に同じデータを書き込む必要からリフレッシュ動
作の終了を待って第１．第２のタイミング発生部２ａ、
２ｂを同時に駆動し、マスター側及びスレーブ側メ′モ
リ部Ｉａ、ｌｂに書き込む。Next, when there is a read request from the computer that conflicts with a refresh operation, the master side always executes the refresh operation on only one memory section on the slave side.
The memory section on the side where the refresh operation is not being performed is read. That is, the master side memory section 1
If a is being refreshed, the second timing generating section 2b of the slave side memory section 1b is driven and the slave side memory section 1b is read out. On the other hand, slave side memory section 1
If b is being refreshed, it drives the first timing generating section 2a on the master side and goes to read out the master side memory section 1a. In the case of a write request, it is necessary to write the same data to the master side and slave side, so the first . second timing generator 2a,
2b at the same time to write to the master side and slave side memory sections Ia and lb.
〔発明の効果〕
以上説明したように、この発明にかがる二重化メモリ装
置によれば、マスター側メモリ部とスレーブ側メモリ部
を個々にリフレッシュするための第１．第２リフレッシ
ュ手段と、この第１．第２リフレッシュ手段によるリフ
レッシュ動作が同時に行われないように制御する制御手
段とを設け、計算機の読み出し要求がリフレッシュ動作
と競合したときリフレッシュされない他方のメモリ部の
アクセスを可能としたので計算機よりの読み出し要求と
リフレッシュ動作が競合した場合でも、アクセス・タイ
ムの遅れを最小限に減らすことができる。[Effects of the Invention] As explained above, according to the duplex memory device according to the present invention, the first memory section for refreshing the master side memory section and the slave side memory section individually. a second refresh means; A control means for controlling the refresh operation by the second refresh means is not performed at the same time, and when a read request from the computer conflicts with the refresh operation, it is possible to access the other memory section that is not refreshed. Even when requests and refresh operations conflict, access time delays can be reduced to a minimum.
第１図はこの発明の一実施例による二重化メモリ装置の
ブロック図、第２図は従来の二重化メモリ装置のブロッ
ク図である。
７・・・制御手段、８ａ・・・第１のりフレッシュ手段
、８ｂ・・・第２のリフレッシュ手段。
代理人 大 岩 増 雄（ほか２名）第１ 図
手続補正書輸鋤
昭和 年 １月 日
二重化メモリ装置
、３．補正をする者
事件との関係 特許出願人
住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉
４、代理人
住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象
発明の詳細な説明の旧。
６、補正の内容
（１）明細書第３頁第２行目「メモリ部２ｂＪとあるの
を「メモリ部１ｂＪと補正する。
（２）同書第４頁第１５行目「遅くなった」とあるのを
「遅くなる」と補正する。
（３）同書第８頁第２０行目乃至９頁第１行目「逆にス
レーブ側メモリ部１ｂがリフレッシュ中であれば」とあ
るのを［ただしマスター側メモリ部１ａがリフレッシュ
中でなければ］と補正する。
（４）同書第９頁第１８行目「可能としたので」とある
のを「可能としたことで」と補正する。
以上FIG. 1 is a block diagram of a dual memory device according to an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional dual memory device. 7...Control means, 8a...First glue refreshing means, 8b...Second refreshing means. Agent: Masuo Oiwa (and 2 others) Figure 1 Procedural amendments exported January 1999 Duplicated memory device, 3. Relationship with the case of the person making the amendment Patent Applicant Address 2-2-3 Marunouchi, Chiyoda-ku, Tokyo Name (601) Mitsubishi Electric Corporation Representative Moriya Shiki 4, Agent Address 2 Marunouchi, Chiyoda-ku, Tokyo Chome 2-3-5
, old detailed description of the invention subject to amendment. 6. Contents of the amendment (1) "Memory section 2bJ" on page 3, line 2 of the specification is corrected to "memory section 1bJ." (2) "Memory section 2bJ" is corrected as "memory section 1bJ" on page 4, line 15 of the same document. Correct it by saying it will be slower. (3) In the same book, page 8, line 20 to page 9, line 1, the statement ``On the contrary, if the slave side memory unit 1b is being refreshed'' has been changed to [However, if the master side memory unit 1a is not being refreshed, ] and correct it. (4) On page 9, line 18 of the same book, the phrase ``because we made it possible'' is amended to ``because we made it possible.''that's all
Claims (1)
とスレーブ側メモリ部に二重化し、この両方のメモリ部
を一定時間ごとにリフレッシュする二重化メモリ装置に
おいて、 前記マスター側メモリ部とスレーブ側メモリ部を個々に
リフレッシュするための第１、第２リフレッシュ手段と
、この第１、第２リフレッシュ手段によるリフレッシュ
動作が同時に行われないように制御する制御手段とを設
け、計算機の読み出し要求がリフレッシュ動作と競合し
たときリフレッシュされない他方のメモリ部のアクセス
を可能とした二重化メモリ装置。[Scope of Claims] A dual memory device in which independently accessible memory sections are duplicated into a master side memory section and a slave side memory section, and both memory sections are refreshed at regular intervals, comprising: the master side memory section. and a first and second refresh means for individually refreshing the slave side memory section, and a control means for controlling so that the refresh operations by the first and second refresh means are not performed at the same time. A duplex memory device that enables access to the other memory section that is not refreshed when a request conflicts with a refresh operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196219A JPS6257194A (en) | 1985-09-05 | 1985-09-05 | Duplex memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196219A JPS6257194A (en) | 1985-09-05 | 1985-09-05 | Duplex memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257194A true JPS6257194A (en) | 1987-03-12 |
Family
ID=16354183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196219A Pending JPS6257194A (en) | 1985-09-05 | 1985-09-05 | Duplex memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257194A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507856A (en) * | 2000-08-17 | 2004-03-11 | マイクロン・テクノロジー・インコーポレーテッド | Method and system for hiding refresh of dynamic random access memory |
| JP2006075457A (en) * | 2004-09-13 | 2006-03-23 | Daiman:Kk | Game machine |
| KR100901404B1 (en) * | 2001-11-22 | 2009-06-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | Memory circuit having parity cell array |
| JP2012022754A (en) * | 2010-07-15 | 2012-02-02 | Nec Embedded Products Ltd | Flash rom emulator and data control method |
| JP2015079293A (en) * | 2013-10-15 | 2015-04-23 | Ｎｅｃプラットフォームズ株式会社 | Memory control device, memory control method, and information processing device |
-
1985
- 1985-09-05 JP JP60196219A patent/JPS6257194A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507856A (en) * | 2000-08-17 | 2004-03-11 | マイクロン・テクノロジー・インコーポレーテッド | Method and system for hiding refresh of dynamic random access memory |
| KR100901404B1 (en) * | 2001-11-22 | 2009-06-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | Memory circuit having parity cell array |
| JP2006075457A (en) * | 2004-09-13 | 2006-03-23 | Daiman:Kk | Game machine |
| JP2012022754A (en) * | 2010-07-15 | 2012-02-02 | Nec Embedded Products Ltd | Flash rom emulator and data control method |
| JP2015079293A (en) * | 2013-10-15 | 2015-04-23 | Ｎｅｃプラットフォームズ株式会社 | Memory control device, memory control method, and information processing device |
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